VLSI Korea以國防FPGA經歷轉職無晶圓廠 — 將經歷翻譯為SoC RTL語言的方法
國防FPGA經歷在無晶圓廠行得通嗎。彙整將國防工作翻譯為SoC RTL語言的表格、適合進入的職務順序、轉職準備3階段路線圖。
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核心結論3行 1. 國防FPGA經歷不是會在無晶圓廠被丟棄的經歷。問題不在經歷的品質，而在翻譯 — 必須把同一份工作以SoC RTL職務的語言重寫，書面才會通過。 2. 進入職務以RTL設計與DV驗證最接近，PI·PD·STA若無另外準備，不會直接相連。訂好順序，轉職期間就會縮短。 3. 不要以因為保密而無法展示作品集作結。以區塊圖層級的抽象化加上一個個人專案，證明方式就會改變。
國防FPGA經歷者在無晶圓廠卡關的真正原因
在國防領域處理FPGA的工程師，實務強度並不低。需求嚴格、文件徹底，而且多會實際驅動硬體並完成驗證。然而在無晶圓廠書面階段反覆落選的原因有三個。
第一，履歷上留下的詞彙是國防專案的語言。訊號處理、系統整合、環境試驗等表達，對無晶圓廠招募負責人來說，不會被讀成RTL設計能力。第二，無法親自說明FPGA流程與ASIC流程的差異。若對合成之後有何不同、如何關閉timing沒有答案，就會被分類為「只做過FPGA的人」。第三，SystemVerilog與驗證方法論的空白。在國防領域，VHDL比重高且多使用自有驗證方式，但無晶圓廠SoC團隊以SystemVerilog、UVM、assertion為預設前提。
反過來說，這三點都是可以靠準備補上的項目。不需要重新創造經歷。只要翻譯既有經歷，再疊上不足的層次即可。
翻譯表 — 將國防工作改為SoC RTL語言
履歷翻譯的原則很簡單。不是寫做了什麼，而是寫以何種方法解決了何種硬體問題。下表是代表性的翻譯範例。不要直接套用到自己的專案上，只取其結構。
| 國防領域的表達 | 翻譯為無晶圓廠能讀懂的語言 | 面試接續的問題 | 補強的證據 |
|---|---|---|---|
| 訊號處理演算法FPGA實現 | DSP datapath RTL設計、fixed-point運算、throughput·latency最佳化 | 如何決定Pipeline深度，資源與timing的trade-off為何 | Clock頻率、LUT·DSP使用量、處理量數字 |
| 介面整合開發 | 以AXI·AHB·SPI·UART等標準匯流排為基礎的IP整合與register設計 | 如何除錯Bus protocol違規 | Waveform除錯案例、protocol checker使用經驗 |
| 電路板bring-up與試驗 | FPGA原型驗證、硬體除錯、timing closure應對 | 實板上出現timing問題時的處置 | ILA除錯、constraint修改、重新合成過程 |
| 以需求為基礎的驗證 | Test plan撰寫、directed·random test、coverage觀點驗證 | 如何定義驗證完成基準 | Testbench結構、coverage項目 |
| VHDL設計資產維護 | Legacy RTL分析、重構、SystemVerilog轉換理解 | 能否說明VHDL與SystemVerilog的差異 | 在個人專案中以SystemVerilog重新實現的區塊 |
翻譯中最重要的數字有三個：運作clock、設計規模（區塊數·行數·資源使用量）、驗證範圍。在不觸及機密的範圍內，即使以相對數字或範圍寫出，履歷的密度也會不同。例如若難以寫出絕對頻率，就以是否達成目標與解決瓶頸的方法為中心來寫。
無晶圓廠額外看的 — ASIC流程理解度
FPGA與ASIC共享RTL這個前段。差異在其後展開。在FPGA中，vendor tool大多自動處理佈局·繞線，出現問題時重新燒錄即可。在ASIC中，從合成、DFT插入、佈局·繞線、STA signoff到tapeout，一次失敗的成本壓倒性地大。因此無晶圓廠會向FPGA經歷者詢問可合成的程式碼風格、CDC·RDC理解、lint、低功耗觀點，以及為什麼需要DFT。
回答這些問題最快的方法不是宏大的理論學習。挑選自己做的一個RTL區塊，以ASIC流程基準重新說明即可。若能說明這個區塊合成時哪個cell會成為問題、clock domain分開時哪裡需要synchronizer、放入test結構後會有什麼不同，就已是充分的起點。
還有一點，無晶圓廠SoC團隊的協作單位不同。每天與架構、DV、PD、韌體團隊對齊介面。在國防領域與系統·軟體·硬體團隊整合的經驗，在這一點上會成為強項。但必須以SoC協作語言來寫，例如不是「做了整合」，而是「以介面文件為基準，協商register map與運作順序並管理變更」，才會被讀成強項。
進入職務選擇 — 先從哪裡進入
同時應徵所有無晶圓廠職務的策略效率低。若依與國防FPGA經歷距離由近至遠排序，如下所述。
第一順位是RTL設計。Datapath、控制邏輯、匯流排整合經驗直接相連。尤其是影像·訊號處理、通訊、控制領域的無晶圓廠，很可能高度評價國防出身者的演算法實現經驗。第二順位是DV驗證。實際操作過硬體的人的除錯 sense 在驗證中是強項，補上UVM後進入的門會變寬。第三順位是兼做FPGA原型驗證的SoC團隊、與嵌入式相接的設計職務。反之，PI·PD與STA專責、類比設計與既有經歷直接相連的層次較薄，經過另外的教育與專案後再挑戰較為現實。
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公司規模也是變數。大企業系統LSI分工細緻，看的是單一層次的深度。中小·中堅無晶圓廠多廣泛負責從RTL到驗證、FPGA原型驗證、客戶應對，在國防領域廣泛工作的經驗反而會成為武器。連同符合經歷年資的薪資期待值，先決定第一次轉職的目標要放在「品牌」還是「職務契合度」。
準備路線圖 — 分成3階段就不會動搖
第1階段：語言轉換（集中期間前半）。以自己既有的區塊練習SystemVerilog語法與可合成的RTL風格。將一個VHDL區塊以SystemVerilog重新實現，並把testbench改為self-checking結構，是最有效率的做法。同時整理lint與CDC概念。
第2階段：驗證補強（中段）。將UVM的結構（driver、monitor、scoreboard、coverage）應用到小型DUT上。比起完成度高的大型專案，能從test plan說明到coverage closure流程的小型專案，在面試中更強。
第3階段：ASIC流程體驗（後段）。活用開源tool或教育課程，跑一輪合成、STA報告閱讀、DFT概念。這個階段的目標不是成為專家，而是在面試中綜觀整個流程並說明自己的位置。
若在職，不要改變順序。若沒有第1階段就先投職缺，即使書面通過，也會在技術面試中反覆卡在相同問題上。若離職後準備，先訂好期間，並將要在該期間內完成的產出物固定為三個（重新實現的區塊、UVM專案、流程整理文件）。
時機 — 何時行動較有利
無晶圓廠招募以全年有經驗者招募為中心，不需要只等公開招募季節。但必須分開看準備狀態與市場時機。像HBM與AI加速器、車用半導體等投資集中的領域，會反覆招募設計·驗證人力。當與自己的訊號處理·高速介面經驗重疊的領域職缺開啟時，必須已準備好翻譯過的履歷與補強專案，才能搭上那波浪潮。
年資計算也要冷靜。國防經歷全部被認定為相同職務經歷並不容易，但直接觸及RTL設計與硬體驗證的期間，可以說明為經歷。在轉職協商中，比起年資數字，以負責區塊的難度與獨立執行範圍為依據提出，較具說服力。也有分成兩次轉職的方法。在第一次轉職確保無晶圓廠RTL·DV職務契合度，在第二次移動提升公司規模與待遇的路徑。
FAQ
Q1. 只做過VHDL，必須重新學SystemVerilog嗎？ 是的，若目標是無晶圓廠SoC職務，就需要。不過不是從頭重新學，而是在既有設計 sense 上疊加語言的工作。以SystemVerilog重新實現自己的區塊，是實力提升最快的方式。
Q2. 因為保密，無法將公司專案放入作品集，要如何證明？ 以區塊圖與角色、規模、解決的問題層級抽象化敘述，並以個人專案重現相同技術來展示。企業面試官也不會要求機密本身。他們看的是判斷力與方法論。
Q3. 國防經歷越長，轉職到無晶圓廠越不利嗎？ 問題不在長度本身，而在是否翻譯。經歷越長，越能強力訴求設計主導範圍與驗證責任。反之，若履歷只以國防用語填滿，無論年資多少，都會在書面階段被刷掉。
Q4. 可以直接轉換到PD或STA嗎？ 並非沒有可能，但直接相連的經歷較薄，需要另外的準備期間。先以RTL·DV進入，在實務中熟悉ASIC流程後，再透過內部移動或第二次轉職擴展，失敗機率較低。
Q5. 只有FPGA經歷，能瞄準大企業無晶圓廠子公司或系統LSI嗎？ 應徵本身是可能的，但分工越細緻的組織，越嚴格地看SystemVerilog·UVM·ASIC流程。請同時檢討先在中小·中堅無晶圓廠建立職務契合度再移動的階段策略。
行動檢查清單
- ☐ 已依翻譯表基準，將履歷的國防用語全部改為SoC RTL語言
- ☐ 已為每個負責區塊在不觸及機密的範圍內，將clock·規模·驗證範圍數字化
- ☐ 已建立將1個VHDL區塊以SystemVerilog重新實現的個人專案
- ☐ 已將UVM結構應用到小型DUT，並能從test plan說明到coverage
- ☐ 已練習以自己的區塊案例說明合成·CDC·DFT·STA概念
- ☐ 已將目標職務收窄至RTL·DV為中心，並比較了5個職缺要求的tool
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