NAND 為何使用兩片晶圓：CBA 的熱預算與接合良率

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在 NAND 堆疊層數的競賽中，還有一種方向不同的變化。那就是把儲存資料的單元，與讀取並控制這些單元的 CMOS 電路，分別在不同的晶圓上製作，然後再接合起來。Kioxia 的 CBA（CMOS directly Bonded to Array）就是代表性的案例。

這個結構提出的問題很簡單。多用一片基板、還要再加一道接合製程，為什麼反而能做出更好的記憶體？答案就在於：把兩個電路放進同一條製程流程時產生的溫度限制，以及分離之後必須付出的良率成本。

對製程工程師來說，關鍵是應該優先減少哪些不良與量測；對 SSD 設計者來說，則是 NAND 介面的改善要如何與系統效能需求連結。以下將把公開的製程說明，與另外標示的設計計算連結起來，區分這兩種判斷。

VLSI Korea view: 判斷 CBA 經濟性的單位，不是層數或接合間距的單一數字，而是用投入的製程成本所換得的良品位元。

如何從研究合作消息讀出製造結構

Applied Materials 於 2026-09-29 宣布，Kioxia 已加入 EPIC Center 成為研究夥伴。共同研究範圍包括記憶體結構、多晶片堆疊、封裝與材料工程。這項合作宣布顯示了未來的開發方向，但它並不是公開特定世代產量或良率的資料。官方宣布

這裡要讀出的變化是：決定記憶體效能的工作，不再只停留在單元的微縮上。把單元做好的條件、把周邊電路做好的條件、把兩者之間的連接做好的條件，必須一起對齊。比起單一設備最好的成績，讓前後製程所允許的範圍彼此吻合變得更重要。

CBA 本身並不是因為這次合作才首次出現的技術。Kioxia 在 2024-03-14 公開的說明中，提出了把 CMOS 與單元陣列分別形成在不同晶圓上、再以銅墊直接連接的結構。同一份資料也明示，相關研究已在 2023 年的 IEDM 發表。這次消息的意義，在於追問這個已經公開的製造方式，將如何擴展到下一代記憶體結構。技術說明

在同一片晶圓上製作時，一方的熱履歷會留在另一方身上

單元陣列是儲存並區分電荷的部分，周邊 CMOS 則是選擇位址、感測訊號並送出資料的電路。兩者的功能不同，因此有利的製造條件也不總是相同。

在 CMOS 上方依序製作陣列的 CUA（CMOS Under Array）中，後續單元製造製程的熱，已經做好的 CMOS 也必須一起承受。CBA 則把這兩條製造流程分開，之後再接合。Kioxia 所說明的優勢，就是可以為每個部分選擇合適熱製程的自由度。結構比較

從製程表的角度來看，差異就很清楚了。在單晶圓方式中，增加一道熱處理時，不能只看它對單元是否有幫助；還必須確認已經在下方做好的元件與配線能不能承受這道處理。在分離方式中，在接合之前，可以不把對方電路暴露在同一道熱處理下，來探索條件。

但是，分離並不等於限制消失。從兩片晶圓相遇的那一刻起，就要共同經過後續製程，包括強化接合的熱處理、之後的薄化與配線作業，完成的堆疊都必須承受。因此，「可以自由使用溫度」這句話的正確範圍是：接合之前，每條製造流程的選擇空間變得更廣。

這個區分在產品比較上也同樣必要。依照改善的是單元電流、輸入輸出速度還是功耗的不同，可以運用的設計餘裕也不同。要評估哪種結構有利，必須先決定要改變的限制因素是什麼。如果目標是以低成本增加位元，和以改善讀取路徑為目標，同一項製程變化的價值也會不同。

接合面上同時存在高度與位置兩個不同的問題

把兩片晶圓貼在一起，電並不會自己導通。相接觸的絕緣膜表面與銅墊之間的高度關係，以及彼此相對的墊片位置，都必須對齊。前者是表面形貌的問題，後者是對準的問題。

Kioxia 的公開說明提到，以 CMP（化學機械平坦化）控制墊片與絕緣膜的段差，讓對準後的晶圓接觸，再以熱處理形成銅連接的過程。如果墊片之間留下間隙，就很難得到電路所要求的電氣連接。CBA 製程

對準誤差即使在完全平坦的表面上也可能發生，段差問題即使中心位置對得再準也可能殘留。因此，當結果不佳時，只檢查接合設備的對準數值，這樣的診斷並不充分。需要把同一個不良位置，與表面形貌、晶圓變形和電氣連接結果重疊起來看。

imec 在 2024-02-19 的說明中，也在微細間距接合裡同時討論了 CMP、潔淨度、墊片設計與對準。文中 400 nm 間距的研究，把接合連接的可靠性視為一個獨立的問題。這並不是特定 Kioxia 產品的製程規格，而是顯示在不同接合開發中也會出現的共同限制的依據。imec 研究說明

這裡不能把接合間距與 NAND 的單元尺寸或記憶體層數混為一談。接合間距是層與層之間連接的配置間隔，層數則說明單元陣列的垂直重複。即使看起來像是把同一個數字縮小或放大的競賽，兩者改善的資源也彼此不同。

償還額外晶圓成本的，是良品位元

如果縮小面積，就能從同一片晶圓得到更多候選晶粒。但如果必須同時支付兩片晶圓的製造成本與接合成本，經濟性就不會只由候選數量決定。最終能運作的記憶體還剩多少，必須放進分母裡。

在使用良率的乘積之前，也要先決定位置如何配對。在整片晶圓互相接合的情況下，一方的好晶粒位置，可能會遇上另一方的壞晶粒位置。即使兩片晶圓各自的良率都很高，也不代表所有好晶粒都能與想要的對象組合。

為了看清這一點，我們刻意做一個簡單的設計範例。把既有方式的一批成本設為 100，相同容量的良品晶粒數設為 900，那麼每單位良品容量的成本就是 100 ÷ 900。這並不是指貨幣或實際廠商的製造成本的數字。

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在新方式中，假設單元晶圓成本 55、CMOS 晶圓成本 45、接合成本 15，合計為 115。再假設因為面積與佈局改善，取得了 1,250 個相同容量的對應晶粒位置，並假設單元良率 95%、CMOS 良率 96%、接合存活率 99%，那麼預期良品數如下。

1,250 × 0.95 × 0.96 × 0.99 = 1,128.6

小數點並不是指在一批裡把晶粒切開來用，而是指重複批次的期望值。這裡假設兩片晶圓的不良位置彼此獨立，且接合存活率適用於兩個電路都正常的配對。在這個條件下，每單位良品容量的成本為 115 ÷ 1,128.6，比既有方式低約 8.3%。

如果只把接合存活率改為 90%，良品就變成 1,026 個，每單位成本反而比既有方式高約 0.9%。在其他條件不變時，損益平衡的接合存活率約為 90.8%。這意味著，即使有面積上的收益，接合損失也可能把這項收益消耗掉。

用一般式來寫，每單位良品容量的成本是 C ÷ (N × Y_array × Y_CMOS × Y_bond × B)。C 是比較範圍內的總製程成本，N 是對應晶粒位置數，各個 Y 是該階段的存活率，B 是單一良品晶粒提供的容量。前面的範例，是兩種方式的 B 相同、因此在比較式中可以約分的情況。

成本 C 的範圍在兩邊也必須相同。如果一邊放入接合與測試成本，另一邊只放製造成本，結構上的差異就會與會計範圍的差異混在一起。製程團隊應該先從批次投入到通過相同功能測試的產出為止，決定成本邊界，等實際紀錄累積後，再把範例中的假設值，換成符合那個邊界的數值。

這樣做的好處，是不會把成本與效能混在一起。如果把晶粒容量做大、但寫入特性也跟著改變，就不能只憑 B 的增加，就認定產品價值相同。必須比較能滿足既定工作負載之效能與耐久要求的容量。即使晶粒數量上有收益，但為了達到所需效能而必須多用通道或封裝，系統層級的成本又會不同。

這個計算是為了理解晶圓級接合的簡單模型。如果單元與 CMOS 的不良位置彼此相關，或每個晶粒的容量不同，並且還存在可修復的不良與測試成本，就必須改寫公式。用同一個公式去比較挑選良品晶粒再配置的晶粒對晶圓方式的經濟性，也是不對的。

設計判斷：不要只憑接合設備的處理量與對準精度，就批准成本下降。必須以相同的批次基準，把面積收益、兩片晶圓的良品分布，以及接合後的良品容量連結起來。

連接越多，平均值背後的損失就越大

「接合成功率很高」這種說法也需要分母。它指的是單一墊片成功連接的機率、是一條長連接鏈全部通過的機率、還是整個記憶體晶粒滿足商品規格的機率，意義各不相同。

來看一個極端簡化的例子。假設必須運作的連接有 1,000,000 個，每個連接的失敗機率獨立為 p，那麼全部通過的機率就是 (1-p) 的 1,000,000 次方。當 p 為 0.00000001 時，約為 99.0%；當 p 為 0.0000001 時，約為 90.5%。即使單一失敗機率的差異非常小，在整體結果上也會大幅拉開。

實際的記憶體並不會這樣處理所有連接。可能有備用電路或缺陷繞道，而且單一粒子或局部變形也可能同時影響多個連接。上面的計算不是預測產品良率的工具，而是用來說明為什麼不能只憑非常好的平均接觸結果，就代替晶粒良率。

把測試結構移轉到產品時，不只要看連接數量，也要看允許失敗的方式。單純的連接鏈有助於找到斷裂的接點，但並不能代表實際記憶體的備用資源與運作條件。反過來說，只憑通過功能測試的結果，也無法說明長期的熱履歷。每種量測回答的問題不同，關鍵是不要互相代替使用。

因此，開發團隊應該共享的資料，比單一平均接觸電阻更廣。必須以相同的座標與履歷，連結電阻的分布、開路與短路的位置、熱處理前後的變化，以及最終功能測試結果。「要再改善哪一道製程」這個決定，必須看到這些分布才能具體化。

研究展示的連接密度與 SSD 效能屬於不同層次

imec 與 EV Group 在 2026-05-28 的 ECTC 相關發表中，介紹了 200 nm 間距的晶圓對晶圓混合接合測試結構。這是連接技術的研究成果，並不表示 Kioxia 的 NAND 產品也使用相同的間距。官方發表

縮小連接間隔，就能在有限面積內配置更多連接候選。但要把那些連接用作實際資料路徑，還需要電路、電力與繞線空間一起配合。不能因為接合間距變成一半，就推算記憶體速度或 SSD 處理量也會以相同比例改善。

產品數值也要守住邊界來讀。Kioxia 在 2024-07-03 的 QLC 樣品發表中，提出了 3.6 Gbps 的介面速度，同時明示這是特定測試環境下的數值。這個數值與完成品 SSD 的持續寫入速度，是不同的量測值。當時產品發表

SSD 設計者必須先確認，改善後的 NAND 介面能減少自己系統中的哪一段等待時間。依照等待資料在陣列中準備好的時間較大、通道傳輸是限制、還是控制器與主機路徑是限制的不同，應該投入的資源也不同。即使介面餘裕增加，如果其他階段是瓶頸，使用者看到的處理量仍會停在那個瓶頸上。

韓國供應鏈應該問的，是它能改變哪一個良率

如果韓國的記憶體、設備與材料組織要檢視這股趨勢，比起「接合市場會變大」這句話，先定義自己的製程能改變哪一種損失會更有用。CMP 材料與表面形貌相連，清洗與接合前的表面狀態相連，量測則負責區分原因與不良位置。這不是對特定企業訂單前景的預測，而是從前面說明的製造流程推導出的判斷基準。

製程團隊的第一個決定，是要選擇多做能帶來效能利益的測試片，還是穩定良品分布，哪一個才是目前的瓶頸。設計團隊的決定，則是把提高的單元與介面餘裕用在處理量上，還是用在電力或容量配置的餘裕上。即使是同一份技術發表，兩個團隊要求的證據也不可能相同。

在未來 6~12 個月閱讀新的發表時，也可以維持這個基準。區分測試結構的成果是否真的連接到實際記憶體運作、在相同容量與條件下每良品位元的成本是否改善、改善後的介面是否真的解開了實際工作負載的限制。一旦把不同產品、不同條件的數值放在同一條線上，比較就會失去意義。

CBA 是支付多用一片晶圓的成本，來把製造流程分開的選擇。如果這個選擇成功，就能在各自有利的條件下製作單元與 CMOS。把這個成功轉化為經濟價值的最後一道關卡，在於兩片晶圓接合之後，是否還能留下足夠的良品位元。

Sources

• Applied Materials: Kioxia joins the EPIC Center, 2026-09-29
• Kioxia: CBA technology development, 2024-03-14
• Kioxia: CBA structure and process explanation
• imec: 400 nm wafer-to-wafer bonding, 2024-02-19
• imec and EV Group: 200 nm bonding test vehicle, 2026-05-28
• Kioxia: QLC sample announcement, 2024-07-03

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