Samsung Electronics 42nm 3D 堆疊電晶體：VLSI Symposium 最佳論文深度分析

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⏱ 30 秒摘要

Samsung Electronics 半導體研究所 Logic TD 團隊在邏輯半導體首次以 gate pitch 42nm 實現 n/p 電晶體垂直堆疊結構（3D Stacked FET），榮獲 2026 VLSI Symposium Best Paper（1,000 多篇中最高評價，8.29/10）。核心是直接垂直連接上下元件的世界首創 RBC（RX Bounded Contact）技術，以及上下各 3 層 triple-stacked nanosheet 通道。理論上期待相同面積整合度 2 倍、電力效率 2 倍、性能提升 100%，但必須區分 這是元件展示階段，邏輯電路實現與量產驗證仍待完成。

為什麼以這篇論文開啟系列

選擇這篇論文作為「半導體主要學會論文深度分析」系列第一回的理由有三。第一，技術轉折點。這是世界首次將只在記憶體通用的垂直堆疊在邏輯中實現的展示，是以垂直突破平面微縮物理極限的結構拐點。第二，可分析的細節已公開。gate pitch 數字、nanosheet 層數、互連結構、審查分數等具體規格已透過 Samsung Electronics 新聞室官方發表公開，可做基於證據而非推測的分析。第三，與讀者的接點。3D 堆疊的熱、電力、PDK 建模議題與 STA/signoff 工程師的日常直接相關，也有代工競爭格局的 MBA 觀點。

Background：平面微縮停下的地方

半導體微細化的歷史是電晶體結構的演進史。從 Planar FET 到 FinFET，再到 Gate-All-Around（GAA）— 方向是增加閘極包覆通道的面積來抓住漏電流。Samsung Electronics 有世界首次將 GAA（MBCFET）應用於 3nm 量產的紀錄。

但平面上的間距縮小碰到了物理牆。縮小電晶體間距，區隔元件的絕緣體也變薄，低於一定厚度絕緣崩潰，電流洩漏，元件誤動作。水平方向整合度提升事實上有了天花板。

解法的提示在記憶體。Flash 中 V-NAND、DRAM 中 HBM 已以「不是橫向、而是向上堆疊」的方式突破整合度極限。邏輯中相同的想法早已存在。把 n-type 與 p-type 電晶體上下堆疊的 CFET（Complementary FET）概念就是它。概念單純，但因上下元件間電力傳遞、製造均勻性、電氣干涉三大難題，實證困難。本論文是逐一解開那些難題的第一個完整型展示。

論文實際展示了什麼

1. 元件結構：上下堆疊的 n/p，各 3 層 nanosheet

論文「First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple-Stacked Nanosheet Channels for Advanced Logic Applications」實現的結構核心有二。第一，把既有在平面並排的 n-type 與 p-type 電晶體垂直堆疊。第二，把電流 flowing 通道 nanosheet 以上下各 3 層（triple-stacked）堆疊，在極度 compact 的結構中也確保充分的驅動電流。上下各 3 層是這領域的世界最高水準。

2. Gate pitch 42nm：刷新業界紀錄

把相鄰閘極中心間距離 gate pitch 從既有業界紀錄 48nm 縮小到 42nm。這數字本身「是這類元件世界最小」是 Best Paper 選定的直接依據之一。（參考：Samsung Electronics 在 IEDM 2023 先發表了 45nm CPP 的 3DSFET 展示，本次 42nm 是其後續頂點。）

3. RBC：世界首創的直接垂直互連

技術上最困難的部分是電氣連接上下元件的方法。既有方法是利用電晶體側面以「ㄷ」字形迂迴連接。Samsung Electronics 本次導入的 RBC（RX Bounded Contact）是垂直直接貫穿元件連接的 I 字形直接連接。必須蝕刻比迂迴方式深 3 倍以上的孔再填入金屬，aspect ratio 急劇變大，是高難度製程。研究團隊經數次製程變更後成功實現。因面積縮小效果大，這製程的成敗左右整個結構的實用性。

4. 干涉阻斷：中間絕緣層

上下緊貼的兩個電晶體可能互相電氣干涉，導致元件不運作。研究團隊在上下之間放入絕緣層，成功阻斷這問題。垂直結構的強點在此顯現。水平結構中絕緣體厚度吃面積，垂直結構中絕緣體厚度在垂直方向定義，因此與水平面積無關地提升整合度。

5. 獲獎內容與評價

本論文在提交 1,000 多篇的 2026 VLSI Symposium 中獲得最高評價，選為 Best Paper，審查分數 8.29/10。還入選 2026 VLSI Technical Highlight，刊登於學會官方 press kit。領導研究的 Kwon Wook-hyun Master 說明開發背景為「V-NAND 與 HBM 延續的垂直堆疊潮流，延續到邏輯開發」，Jung Young-chae 技術領袖指出水平絕緣的物理極限，Hwang Dong-hoon 首席研究員提及理論上整合度 2 倍、電力效率 2 倍、性能提升 100% 的期待。

* 關於證據極限的註腳：本文的數字與結構說明基於 Samsung Electronics 新聞室官方發表（2026-06-17）與學會公開資料。論文全文在 IEEE proceedings 付費區間，本文引用的「理論上 2 倍/100%」數字是研究團隊的期待值，不是實測的電路層級結果。以下分析區分公開事實與工程推論敘述。

工程師觀點深度分析

面積 2 倍的真正意義：從 DTCO 觀點讀

若只把「相同面積電晶體 2 倍」當作 density 數字讀，只理解了一半。從 DTCO（Design-Technology Co-Optimization）觀點，這結構的波及從 standard cell 開始。CMOS 邏輯的基本單位 inverter/NAND cell 由 n/p 對構成，兩元件垂直重疊，cell 的 footprint 縮小到接近一半。SRAM bitcell 也一樣。在碰到 reticle 極限的 AI 加速器裸晶中，產生了在相同 mask 面積放入 2 倍運算單元、或相同電晶體數放入一半面積降低成本的選擇。不過 gate pitch 只是決定 density 的多個 pitch（CPP、metal pitch）之一，因此「42nm = 幾奈米製程」式的直接換算是草率的。節點名稱是行銷標籤，實際 PPA 由 pitch 組合與配線層決定。

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RBC 困難的真正理由：MOL 與良率

RBC 的難度不只是蝕刻深度的問題。在 Middle-of-Line（MOL）區域均勻貫穿 3 倍深的高 aspect ratio contact 且無 void 填入金屬，與 defect 密度直接相關。一個 contact 不良，其上下元件對整體死亡。也就是這結構的良率很可能由 RBC 的良率支配。Samsung Electronics 提及「數次製程變更」的部分證明了這點。量產觀點的觀察點不是元件特性，而是 RBC 鏈的 defect learning curve。

容易被忽略的難題 1：熱

相同 footprint 若發熱源變 2 層，單位面積 power density 變 2 倍。上層元件的熱必須通過下層才能逸出，self-heating 與 thermal coupling 同時加劇。這不只是封裝問題，與元件可靠性（劣化造成的 Vth shift）直接相關。在 3D 堆疊邏輯的商用化路線圖中，熱是與 RBC 同等大的關卡。這就是熱-aware design 與 3D 熱模擬成為 EDA 工作流必需要素的原因。

容易被忽略的難題 2：電力傳遞網（PDN）

要穩定供應 2 層元件電力，PDN 也必須以 3 次元重新設計。只靠正面（frontside）配線，IR drop 與 electromigration 裕度吃緊。與業界推動中的 backside power delivery（BSPDN）結合是自然的順序。BSPDN 必須先成熟，3D stacked FET 電力效率 2 倍的理論值才接近現實。

STA/signoff 工程師觀點：PDK 變難了

這結構進入代工 PDK 的那天，signoff 工程師的工作會變複雜。第一，需要垂直堆疊元件的 compact model。必須在既有 BSIM 系列模型反映上下層間 coupling、self-heating，STA-SPICE 一致性驗證（validation）的情況數增加。第二，thermal-aware STA 從選擇變必須。延遲依溫度分布而不同，可能必須重新定義 worst-case corner 本身。第三，3D parasitic extraction — 垂直方向寄生成分打破既有 2D 萃取假設。對 EDA 工具是負擔，但同時是 PDK 越高度化，EDA 價值越上升的結構。PDK 越難，客戶的 EDA 依賴越深。

極限：仍是元件展示

必須冷靜看的部分。本次成果是個別元件（或元件陣列）水準的展示。Ring oscillator 或 SRAM macro 等電路層級實證、良率數據、長期可靠性數據尚未公開。Samsung Electronics 方面也表示「邏輯電路實現與製程安定化等追加驗證」仍待完成。理論上 2 倍、100% 的數字是從面積微縮幾何學出的期待值，不是包含配線延遲與熱的系統層級實測。商用化時點無官方發表，考慮業界 CFET 級路線圖，合理估計是 2030 年代才進入視野。

Chase's Take：VLSI 工程師 + MBA 的解讀

代工遊戲中「第一」的價值與極限

回顧 Samsung 世界首次量產 GAA 3nm 時。雖是技術 first-mover，但未直接連結代工市占率。代工是技術競賽，同時是信任與規模的生意。客戶（Qualcomm、NVIDIA 等無廠半導體）選擇製程的基準不是「誰先展示」，而是「能否及時拿到良率穩定的 PDK」。本次 3D stacked FET 展示也要用相同鏡頭看。作為技術領導訊號的價值很明確 — 尤其在與 TSMC 的先進路線圖競爭中，是「我們也有 CFET 級技術」的訊息。但要連結到訂單，PDK 成熟度與量產時程必須跟上。

Cost per transistor 的復活

MBA 觀點中最有趣的數字不是 2 倍，而是 cost per transistor。過去 10 年先進節點因面積縮小幅度鈍化，電晶體單位成本下降停滯。若 3D 堆疊能在相同晶圓面積放入 2 倍元件，在晶圓成本一定的假設下，電晶體單位成本再次走下降曲線。像 AI 加速器這種 reticle-limited 裸晶，這直接是產品競爭力。「在更小面積、更低電力、更多運算」— Hwang Dong-hoon 首席研究員的表現正是指這經濟學。

對 EDA 是利多

元件越複雜，EDA 的 pricing power 越上升。3D 元件建模、熱-電 co-simulation、3D PDN 分析 — 全部是新的授權類別或既有工具的高附加價值選項。對 Synopsys、Cadence 等 EDA 業者，CFET 時代是「可賣的問題增加」的時代。在代工-EDA-無廠半導體三角格局中，PDK 越難，EDA 的談判力越強。

記憶體與邏輯的收斂

Kwon Wook-hyun Master 的評論（V-NAND → HBM → 邏輯）暗示了大圖。垂直堆疊這製造文法正從記憶體移往邏輯。下一步是邏輯與記憶體的 3D 整合 — 已朝堆疊 HBM 與邏輯裸晶的方向走。3D stacked FET 是那長收斂中間的技術。

Implications：所以什麼改變了

• 電路、PD 工程師：3D 堆疊時代的設計不能不懂熱與電力。從現在培養 thermal-aware STA、3D PDN 設計感覺有價值。為 PDK validation（STA-SPICE 一致性）業務複雜度上升做準備。
• 代工客戶（無廠半導體）：雖不是馬上反映在 PDK 的技術，但在畫 2030 年代路線圖時，是該把 CFET 級選項納入考量的時點。Samsung 與 TSMC 的 CFET 實現方式差異（RBC 等互連結構）可能成為未來 PDK 選擇的變數。
• 產業整體：平面微縮的替代方案正收斂到「垂直」。設備觀點上，高 aspect ratio 蝕刻、沉積的重要性更大，與蝕刻設備業者的中長期需求連結。

FAQ

3D Stacked FET 與 CFET 相同嗎？

屬於相同系列。CFET（Complementary FET）是把 n/p 電晶體垂直堆疊概念的總稱，Samsung Electronics 的 3D Stacked FET（3DSFET）是該概念的 Samsung 式實現。實現方式（依序堆疊 vs 單石堆疊、互連結構等）各公司不同，Samsung 的差異點在 RBC 直接垂直連接與 42nm gate pitch 實現。

Gate pitch 42nm 是幾奈米製程？

不直接對應。Gate pitch 只是決定整合度的多個 pitch 之一，節點名稱（「2nm」等）接近行銷標籤。重要的是 pitch 組合創造的實際 cell 面積與 PPA。42nm 數字的意義在於「這類堆疊元件世界最小」。

何時能在量產產品中看到？

無已發表的官方時程。目前是元件展示階段，邏輯電路實現、良率安定化、可靠性驗證仍待完成。考慮業界 CFET 級技術路線圖，合理估計是 2030 年代進入視野，在此之前順序是觀察追加論文與漸進規格公開。

為什麼這篇論文獲得 Best Paper？

因為在 VLSI Symposium 審查中同時滿足 novelty（世界首次邏輯 3D 堆疊實證）、technical depth（RBC、3 層 nanosheet、42nm 的完成度）、impact（突破平面微縮極限的波及力）。1,000 多篇中最高評價（8.29/10）與 Technical Highlight 入選、官方 press kit 收錄是學會層級的驗證。

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來源

• 論文：「First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple-Stacked Nanosheet Channels for Advanced Logic Applications」— 2026 Symposium on VLSI Technology and Circuits（2026 年 6 月 14~16 日，Honolulu, Hawaii），Samsung Electronics 半導體研究所 Logic TD 團隊
• 獲獎：Best Paper（1,000 多篇中最高評價，審查分數 8.29/10）、2026 VLSI Technical Highlight、學會官方 press kit 收錄
• Samsung Electronics 新聞室官方發表（2026-06-17）及國內外媒體報導
• 先行研究：Samsung Electronics 3DSFET 45nm CPP 展示（IEDM 2023）

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