VLSI Korea在提高 ADC 位元數之前,輸入電壓安定了嗎
SAR ADC 的精確度不只在轉換器內部決定。擷取時間與通道切換、輸入濾波器、放大器的動作,必須綁成同一個時間與誤差預算來看。
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即使讀取緩慢變化的感測器,ADC 輸入也可能要求快速的暫態響應。因為在輸入開關閉合的瞬間,必須重新對齊取樣電容的電壓。只照著先決定所需位元數、再比較放大器 MHz 的順序是不夠的。 本文的判斷標準是:到抓住樣本的那一刻為止,還剩下多少誤差。電路板設計者要選輸入濾波器與驅動器,韌體負責人要決定擷取時間與通道順序。兩個決定必須看著同一條波形來下。
VLSI Korea view: 精密轉換器的設計單位不是 ADC 單品,而是到輸入電壓進入容許誤差範圍那一刻為止的整條訊號路徑。
為什麼緩慢的感測器也需要快速的輸入電路
SAR 是 successive approximation register,即逐次逼近方式。這裡談的取樣型 SAR ADC 區分為擷取輸入的區間,與把抓住的電壓轉換為數位碼的區間。Microchip 說明,決定擷取時間時要一併看訊號源的輸出阻抗、內部開關與保持電容。也明確指出,轉換時間本身不包含擷取時間。特定產品的重疊運作區間或額外準備時間,必須以該產品的 datasheet 確認。 Microchip 擷取時間說明
因此,感測器變化緩慢這個事實,與輸入驅動器的暫態響應可以緩慢這個判斷,是兩回事。若前一個樣本的電荷、內部轉換過程留下的電荷、下一個通道的電壓不同,連接的瞬間就會產生誤差。即使輸入接腳的波形短暫看起來平坦,內部保持電容是否到達相同電壓,是另一個問題。必須先決定量測點,才能比較觀測與模型。
| Interval or node | What it means | Design question |
|---|---|---|
| Acquisition | Input is being captured | Has the internal sample settled? |
| Conversion | Held value is digitized | When can acquisition resume? |
| Input pin | External observation point | Does it represent the internal node? |
| Sample boundary | Voltage is committed | Is residual error within budget? |
類比設計自動化也再次凸顯這個區分的重要性。2026-10-07 提交的 ATLAS 預印本探討了同時滿足多個效能條件的電晶體尺寸搜尋。本文僅確認了其摘要與提交紀錄,不引用為 ADC 實測或量產驗證結果。編輯觀點是:即使近期的自動化研究擴展了尋找設計候選的方法,也不會替你決定評判候選的系統時間條件。 ATLAS 摘要·紀錄
多要求一個位元,等待的時間也跟著改變
最單純的出發點是單一時間常數模型。設初始電壓差為 ΔV、時間常數為 τ、等待時間為 t,殘餘誤差的大小為 |e(t)| = |ΔV| exp(−t/τ)。設輸入全範圍為 VFS、解析度為 N 位元,理想的碼間隔為 VFS/2^N。若另行定出安定誤差容許值 ε,所需時間為 t ≥ τ ln(|ΔV|/ε)。若初始誤差已經小於容許值,不要把這個式子的負數結果當作等待時間使用。這與 Microchip AN4225 的 RC 方法形式相同,但以下數字是依明示假設的自行計算,不是產品規格。 AN4225,擷取時間
舉例來說,假設輸入範圍 4.096 V、目標 16 位元、τ = 30 ns。碼間隔為 62.5 µV,若給安定分配 0.5 LSB,容許值為 31.25 µV。電壓變化了整個範圍之後等待 300 ns,殘餘誤差約為 185.96 µV,即 2.975 LSB。碼有正常輸出這個事實,不代表這個誤差消失了。在同一個模型中,所需的等待約為 353.5 ns。
| Assumed quantity | Value | Interpretation |
|---|---|---|
| Input range | 4.096 V | Full-scale step also assumed |
| Resolution | 16 bits | Ideal code spacing: 62.5 µV |
| Time constant | 30 ns | Single-pole model parameter |
| Available acquisition | 300 ns | Residual: 185.96 µV / 2.975 LSB |
| Settling target | 0.5 LSB | Required time: 353.5 ns |
用這個計算能立刻做的決定很明確。若維持同一條訊號路徑,就必須增加擷取時間;若維持同一個時間窗,就必須減少電壓變化或有效時間常數。不過,若是靠降低解析度過關,量測需求也跟著改變了。若把 datasheet 的位元數與實際要求的精確度混用,計算可能對,系統判斷卻可能錯。
切換通道的瞬間,濾波器的角色發生衝突
在單一通道中,連續樣本之間的變化可以很小。相較之下,多工電路交替連接不同感測器的電壓。在同一個模型中,若初始差異為 0.064 V,300 ns 後的誤差約為 2.906 µV。比前面的全範圍切換小得多。因此,不能只以重複量測某一個通道的結果,來保證所有通道順序的精確度。必須包含訊號到達最大範圍的組合與方向來確認。
外部電容能供應切換瞬間所需電荷的一部分,輸入濾波器能減少寬頻雜訊。然而,把電容與電阻加大,恢復可能需要更久。ADI 的前端設計文件說明了雜訊、安定與穩定性之間的取捨。放大器的小訊號頻寬,並不保證大電壓變化下的安定或容性負載的穩定性。 ADI 前端放大器·RC 設計
| Change | Potential benefit | What must be checked |
|---|---|---|
| Larger reservoir capacitor | Smaller immediate voltage disturbance | Recovery and driver stability |
| Higher series resistance | Isolation from capacitive load | Settling and distortion |
| Longer acquisition | More time to recover | Throughput and latency |
| Smaller channel-to-channel step | Lower initial error | Worst-case signal ordering |
在更換零件值的實驗中,也必須分離原因。是只換了電阻,還是連電容也一起換了,結果的意義不同。若改變通道順序後症狀減輕,可以懷疑前一個通道的記憶效應,但不能只憑此就確定原因。因為訊號源阻抗、開關電荷與放大器的恢復也可能一起改變。計算是縮小候選的工具,各電路的波形與碼才是判別候選的依據。
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半個 LSB 不是抹除全部誤差的數字
不能把給安定誤差分配 0.5 LSB 的慣例,讀成整體精確度的保證。參考電壓誤差、增益與偏移、非線性、雜訊與安定殘餘,性質各不相同。要區分哪些項目該以最壞值相加、哪些可做統計結合,需要符號、相關性與分佈的依據。若把所有誤差一律以平方和的平方根綁在一起,可能掩蓋與通道切換連動的系統性誤差。
VLSI Korea view: 安定誤差的容許值不是由 ADC 位元數自動給定的值。必須從系統留下的誤差預算中分配。
在前面的例子中,若把安定的份額降到 0.25 LSB,容許值變成 15.625 µV,所需時間增加到約 374.3 ns。這不代表其餘誤差必定能放進剩下的預算。必須先按量測目的訂出總誤差的定義,再分配各項目。絕對電壓精確度、重複性、訊號雜訊比不是相同的需求,這一點也應留在規格書中。
| Error class | Useful observation | Do not assume |
|---|---|---|
| Settling residue | Code versus acquisition delay | Random, independent noise |
| Gain or reference error | Response across input range | Removed by longer acquisition |
| Offset | Response near a known level | Improved by more output bits |
| Noise | Distribution under fixed conditions | Equivalent to channel memory |
此外,單一時間常數近似不是整個輸入電路的保證模型。TI SBAA173A 把外部 RC 與內部取樣開關、電容放在一起,分析二階響應。但即便是那份分析,也從把放大器視為理想電壓源的假設出發。因此,不能把圖中的 τ 代入外部電阻與電容的乘積後,就套用到所有電路。若內部節點更慢,或放大器出現 ringing,就必須重新讓觀測波形與模型吻合。 TI SBAA173A,輸入等效電路與假設
即使 ADC 架構把時間還給你,也有條件
系統層級的解法不只是買更快的放大器。若 ADC 重新連接輸入的時點或處理內部電荷的方式不同,加在外部電路上的負擔也會改變。ADI 在 AD4000/AD4003 產品系列中說明了長擷取區間與 high-Z 模式,並表示 high-Z 是減少非線性電荷擾動的方式。同一份文件也明確指出,輸入多工時要關閉 high-Z。這不代表對緩慢單一輸入有利的功能,也能原封不動地在通道掃描時開啟。這是製造商的說明,不是本刊的獨立實測結果。 ADI 架構說明
多工範例 CN0385 展示了在轉換一開始就切換到下一個通道、藉此確保安定時間的方法。不過,下一個通道到達外部節點的過程,與內部取樣電容重新連接後的恢復,必須區分。移動切換時點,並不會把所有安定都藏到轉換時間之後。必須照著該電路的時序與模式,才能做可重現的比較。 ADI CN0385,多工輸入的安定
| Design owner | Decision | Evidence needed |
|---|---|---|
| Board designer | Driver and input filter | Stability, swing, residual at sampling |
| Firmware designer | Acquisition and channel order | Actual timing and worst-case sequence |
| Converter supplier | Input mode and architecture | Mode-specific limits and timing |
| System validation | Acceptable measurement error | Budget, test conditions and margin |
這個區分在比較供應商資料時也很有用。Microchip 的 MCU 輸入指南是理解訊號源與擷取設定的出發點,TI 的等效電路分析展示了簡單模型的適用範圍,ADI 的前端文件與電路範例則連接外部驅動與內部動作。不應把三家公司的文件像同一份基準結果一樣相加,而應讀成回答不同設計問題的依據。照片中的 OPA627 同樣只是歷史性的運算放大器實物脈絡,不包含它是適合此案例之驅動器的主張。
韓國的量測、測試電路板應先改變的驗證項目
設計韓國國內半導體測試電路板或工業用感測器模組的團隊,首先能得到的利益,不在於更換零件的排行。把擷取設定與通道順序納入電路驗證項目,就能減少類比與韌體團隊之間重現條件消失的情形。這是應用提案,並不是說特定韓國企業曾有此問題、或已經削減了成本的觀察。強化驅動器可能增加功耗、面積與熱負擔,增加等待可能改變處理量與延遲。變更成本應以電路板與運作模式為單位比較。
實務上,先交替選擇接近輸入範圍端值的通道,並一邊改變擷取時間,一邊看碼往哪個方向移動多少。接著與固定通道的結果比較,分離切換相依性。記錄電源、溫度、增益與輸入範圍,也確認量測探棒給電路加上了什麼負載。若無法直接看內部節點,不要只憑外部波形就宣告通過,必須確認碼的變化與模型的預測是否一同吻合。
| Test | Expected evidence | Interpretation limit |
|---|---|---|
| Sweep acquisition delay | Residual trend versus time | Other errors may dominate late |
| Alternate distant channels | Dependence on prior channel | Does not isolate every mechanism |
| Repeat one fixed channel | Baseline distribution | Does not validate multiplexing |
| Vary allowed operating conditions | Margin across required range | Tested range only |
也有反證條件。若給了充分的擷取時間,誤差仍以相同大小留下,且與前一個通道無關,那麼安定是主因的假設就會變弱。必須重新檢視參考電壓、漏電、校正、接地與量測誤差。反之,即使等得越久誤差越小,若與單一指數不吻合,就必須擴大模型。選出正確的說明,比得到好看的圖表更優先。
未來 6–12 個月的觀察對象,是比 ADC 名目位元數更重要的、輸入驅動緩和功能在不同條件下的資料。下一次檢視時點定在 2027-04-09。看多工模式的限制、擷取時序、包含實際負載的模型與可重現的波形是否新公開。也可以看自動電路設計研究是否把這個條件納入目標函數與驗證項目。今天的結論不是老舊電路原理的重複背誦。在增加位元數之前,必須先取得系統確實抓住了電壓的證據。
Sources
- Microchip: ADC Acquisition Time:標示 2023-11-09 修改。擷取與轉換時間的區分。
- Microchip AN4225 / DS00004225A:2021,RC 近似與輸入緩衝的限制。
- TI SBAA173A:2010-11 修訂,輸入等效電路與理想放大器假設。
- ADI: Front-End Amplifier and RC Filter Design:前端濾波器與驅動條件的技術背景。
- ADI: Next-Generation SAR ADC:AD4000/AD4003 功能與模式限制。為過去的技術資料,不是新發表。
- ADI CN0385:多工範例的切換時點與安定說明。
- ATLAS, arXiv:2610.10985v1:2026-10-07 提交的預印本。僅確認摘要與紀錄,不斷定已被採納或矽晶驗證。
Disclosure
VLSI Korea 以公開技術文件與預印本詮釋資料為基礎撰寫這篇說明型投稿。AI 用於調查、寫作與翻譯。計算與圖表是依明示假設的自行製作,不是實測、SPICE 驗證或產品推薦。已區分製造商說明與編輯詮釋。照片依 ZeptoBars 的重用許可與出處標示條件使用。
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