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표준 셀 트랙 높이: 2nm 이후 PPA 병목은 셀 라이브러리다

2nm 이후 로직 스케일링은 트랜지스터 이름보다 표준 셀 높이, 전원 레일 위치, 로컬 배선 혼잡이 좌우한다. 5T 셀은 면적을 줄이지만 핀 접근성, IR drop, 셀 특성화, 라우팅 수렴을 동시에 어렵게 만든다.

Chase Na 나경채

Chase Na 나경채

· 13 min read ·
표준 셀 트랙 높이: 2nm 이후 PPA 병목은 셀 라이브러리다
AI 생성 썸네일, VLSI Korea
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핵심 주장: 2nm 이후 로직 스케일링의 병목은 트랜지스터 단면이 아니라 표준 셀 안의 전원, 핀, 배선 접근성이다.

왜 지금인가: 2nm 경쟁은 표준 셀 선택지가 된다

표준 셀 행과 전원 레일, 라우팅 혼잡 구간을 보여주는 물리 설계 기술 비주얼
AI 생성 기술 비주얼, VLSI Korea
왜 지금인가: 2nm 경쟁은 표준 셀 선택지가 된다 figure
Figure: VLSI Korea 자체 작성.
읽는 법: 셀 높이는 라이브러리 옵션이지만, 결과적으로 공정 경쟁력의 일부가 된다.

2nm 이후 로직 노드는 더 이상 단일한 "작은 트랜지스터" 문제가 아니다. 동일한 GAA 세대 안에서도 short cell, tall cell, high drive cell을 어떻게 섞느냐가 PPA를 가른다.

TSMC는 2024년 N2에 NanoFlex를 붙이며 짧은 셀은 면적과 전력 효율, 높은 셀은 성능을 겨냥한다고 설명했다. 이는 셀 높이가 공정 홍보 문구가 아니라 고객 설계의 실제 옵션이 됐다는 신호다.

IRDS도 로직 스케일링에서 M0 pitch와 standard cell area를 핵심 제약으로 다룬다. 게이트 길이만 줄여서는 셀 면적이 같은 속도로 줄지 않는다는 뜻이다.

AI 가속기와 모바일 SoC는 서로 다른 답을 요구한다. AI 칩은 긴 배선, SRAM 주변부, 전력 밀도 때문에 tall cell과 견고한 전원망을 선호할 수 있고, 모바일 블록은 누설과 면적 때문에 더 공격적인 low-track 셀을 원할 수 있다.

공개 자료만으로 특정 회사 PDK의 5T 또는 6T 셀 채택률을 단정할 수는 없다. 그러나 회사들이 셀 옵션을 전면에 내세우기 시작한 사실 자체가 병목의 위치를 보여준다.

무엇인가: 트랙 높이는 셀 안의 배선 예산이다

무엇인가: 트랙 높이는 셀 안의 배선 예산이다 figure
Figure: VLSI Korea 자체 작성.

표준 셀 트랙 높이는 셀 높이를 금속 배선 pitch의 몇 배로 잡는지 표현하는 방식이다. 예를 들어 6T에서 5T로 내려가면 같은 기능을 더 낮은 셀에 넣어야 한다.

문제는 트랜지스터가 아니라 접근성이다. 셀 안에는 PMOS, NMOS, gate contact, source-drain contact, power rail, local interconnect, input-output pin이 동시에 들어간다.

5T 셀은 단순히 6T 셀을 세로로 압축한 버전이 아니다. 핀을 빼는 위치, 전원 레일을 놓는 위치, M0와 M1의 사용법, 셀 boundary의 설계 규칙이 함께 바뀐다.

FinFET 세대에서는 fin depopulation 때문에 낮은 셀에서 drive current 손실이 커질 수 있었다. imec은 nanosheet가 6T와 5T 같은 낮은 셀 높이에서 더 유리해진다고 설명했다.

하지만 nanosheet만으로 충분하지 않다. imec은 6T에서 5T로 줄이려면 buried power rail과 wrap-around contact 같은 structural scaling booster가 필요하다고 설명했다.

즉 트랙 높이는 device, BEOL, contact, library, placer-router가 공유하는 계약이다. 한쪽만 준비되면 셀은 만들어져도 제품 칩에서 닫히지 않는다.

왜 어려운가: 면적 이득은 라우팅 혼잡으로 되돌아온다

왜 어려운가: 면적 이득은 라우팅 혼잡으로 되돌아온다 figure
Figure: VLSI Korea 자체 작성.
읽는 법: 셀은 작아질 수 있지만, 라우터가 갚아야 할 빚은 커질 수 있다.

낮은 셀은 library area를 줄인다. 그러나 칩 면적은 셀 면적의 합이 아니라 배치, 배선, 버퍼 삽입, 전원망, spare cell, timing closure의 결과다.

5T 셀에서 핀 접근성이 나빠지면 라우터는 우회 배선을 늘린다. 셀 자체는 작아졌는데 상위 금속 congestion이 증가하면 블록 면적 이득은 줄어든다.

low-track 셀의 진짜 리스크는 PPA 평균값보다 signoff tail이다. 일부 critical path, high fanout net, SRAM 주변 경계, clock 구조에서 타이밍과 DRC가 동시에 악화될 수 있다.

전원도 병목이다. 전원 레일을 frontside에서 빼내거나 buried rail로 이동하면 signal routing resource는 늘 수 있다. 대신 via 저항, electromigration, backside 공정 복잡도, 열 경로 검증이 따라온다.

IR drop은 셀 높이를 낮출수록 더 민감해진다. 전원망의 단면적과 접속 수가 줄면 같은 전류에서도 margin이 줄고, timing derate와 EM signoff가 보수적으로 변한다.

EDA 입장에서는 characterization 공간이 커진다. 같은 논리 셀도 short, tall, high drive, low leakage variant가 생기면 liberty, extraction, variation, aging 모델 수가 늘어난다.

표준 셀 축소가 항상 나쁘다는 뜻은 아니다. 정확한 결론은 block utilization, macro 비율, metal stack, clock topology, voltage target에 따라 달라진다.

누가 유리한가: 공정 회사보다 생태계 회사가 같이 이긴다

누가 유리한가: 공정 회사보다 생태계 회사가 같이 이긴다 figure
Figure: VLSI Korea 자체 작성.

표준 셀 트랙 높이 경쟁에서 유리한 쪽은 단순히 가장 작은 pitch를 가진 회사가 아니다. 공정, 셀 라이브러리, IP, EDA signoff를 동시에 제공하거나 조율할 수 있는 생태계가 유리하다.

TSMC의 NanoFlex 메시지는 이런 방향을 잘 보여준다. 고객은 한 가지 셀 높이를 쓰는 것이 아니라 블록별로 short cell과 tall cell을 섞어 PPA를 맞추게 된다.

Intel은 RibbonFET과 backside power 계열을 앞세워 성능과 전원망을 묶어 설명해 왔다. 공개 자료 기준으로도 전원 전달 구조가 셀 축소와 분리된 주제가 아니라는 점은 분명하다.

Samsung Foundry는 GAA 양산 경험을 먼저 확보했다는 점이 자산이다. 다만 고객 설계가 넓어지려면 PDK 안정성, IP 포트폴리오, EDA reference flow, 수율 학습이 함께 보여야 한다.

EDA 업체도 수혜자이자 병목이다. low-track 셀은 placement legality, pin access prediction, early congestion estimation, EM-IR signoff 정확도를 더 일찍 요구한다.

IP 업체에는 mixed library 전략이 중요해진다. CPU core, GPU shader, NPU MAC array, SRAM periphery, SerDes 주변 로직은 같은 셀 높이만으로 최적화되기 어렵다.

한국 렌즈: 삼성은 GAA보다 셀 수렴을 증명해야 한다

한국 렌즈: 삼성은 GAA보다 셀 수렴을 증명해야 한다 figure
Figure: VLSI Korea 자체 작성.

한국 관점에서 이 주제는 삼성 파운드리만의 문제가 아니다. 메모리, 패키징, 팹리스, 대학 설계 교육까지 영향을 받는다.

삼성전자는 GAA를 조기에 도입했다. 그러나 고객이 보는 질문은 "GAA를 만들 수 있는가"에서 "복잡한 SoC가 목표 전압, 주파수, 수율에서 닫히는가"로 이동한다.

삼성 파운드리의 다음 설득 포인트는 transistor novelty보다 standard cell closure evidence다. 셀 라이브러리 성숙도, SRAM compiler, signoff correlation, ECO 용이성이 고객 tapeout 리스크를 줄인다.

SK hynix에는 직접적인 로직 공정 주제가 아니지만, HBM controller, PHY, base die, logic die 협업에서 의미가 있다. AI 패키지의 전력 밀도와 신호 무결성은 로직 셀의 전원망 설계와 연결된다.

국내 팹리스에는 더 현실적인 메시지가 있다. 2nm와 3nm 프로젝트에서는 RTL 품질만으로 부족하고, floorplan 초기부터 utilization, congestion, voltage island, macro boundary를 셀 라이브러리와 같이 봐야 한다.

대학과 교육기관도 표준 셀을 단순한 black box로 가르치기 어렵다. device scaling, local interconnect, placement, IR drop을 하나의 DTCO 문제로 연결해 훈련해야 한다.

한국 기업별 내부 PDK와 고객 수율 데이터는 공개되지 않는다. 따라서 공개 글에서는 특정 승패보다 어떤 증거가 필요해지는지에 초점을 맞추는 편이 정확하다.

앞으로 6-12개월에 볼 신호

앞으로 6-12개월에 볼 신호 figure
Figure: VLSI Korea 자체 작성.

첫째, 파운드리 발표에서 셀 옵션 설명이 더 구체화되는지 봐야 한다. short cell과 tall cell의 용도, voltage 범위, IP 가용성이 공개되면 고객 준비도를 가늠할 수 있다.

둘째, EDA reference flow 발표가 중요하다. low-track 셀은 early routeability, EM-IR, variation-aware timing을 설계 초기에 예측해야 하므로 툴 체인의 역할이 커진다.

셋째, SRAM compiler와 standard cell library의 동시 성숙도가 관찰 포인트다. 로직 셀만 줄어도 SRAM과 macro boundary가 병목이면 블록 면적은 기대만큼 줄지 않는다.

넷째, backside power 또는 buried rail 관련 신뢰성 데이터가 더 필요하다. 전원망을 옮기면 routing 자원은 생기지만 via, 열, EM, wafer backside 공정 리스크가 새로 생긴다.

다섯째, 고객 tapeout 수와 반복 tapeout 여부가 중요하다. 진짜 검증은 데모 셀이 아니라 다양한 고객 블록이 같은 flow로 닫히는 순간에 나온다.

이 주제는 단기적으로 화려한 제품 사진보다 조용한 PDK 업데이트와 EDA 릴리스 노트에서 더 많이 드러난다. 투자자보다 설계자가 먼저 변화를 느낄 가능성이 높다.

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