Daily Silicon: TSMC 402억달러·2nm: 반도체 설계와 High-NA EUV

현직 반도체 엔지니어가 오늘 읽은 뉴스 요약:

TSMC의 2분기 매출은 402억달러, 총마진은 67.7%였다. 3분기 매출 가이던스는 446억-458억달러로 올라갔다.

이제 질문은 AI 수요의 크기가 아니라 2nm 웨이퍼가 수율, 패키징, 고객 qualification을 거쳐 얼마나 빨리 출하로 닫히는가다. Intel 18A에서 High-NA EUV가 일부 양산 레이어에 투입된 것도 같은 문제를 보여준다.

오늘 판은 파운드리 매출, 노광 공정, DRAM 특허 리스크, EDA 인력과 중국 IC 수출 단가를 한 줄로 연결한다.

Chase's Take - 나는 TSMC의 402억달러보다 2nm 매출 3%와 67.7% 총마진이 동시에 나온 점을 본다. 초기 노드 매출이 잡혀도 usable PDK, extraction correlation, IR/EM signoff와 package qualification이 닫히지 않으면 고객 출하는 늦어진다.

Intel 18A의 일부 레이어에서 High-NA EUV 수율이 기존 NXE와 맞았다는 발표는 장비 도입보다 layer-by-layer qualification이 먼저라는 증거다. 반대로 중국 IC 수출액 96% 증가는 생산량 급증으로만 읽으면 안 된다.

상반기 1,794억개와 1,773억달러를 나누면 평균 단가는 약 0.99달러다. STA와 backend 조직은 노드 이름보다 PDK revision, signoff mismatch, wafer-to-package yield와 고객 qualification 시간을 공통 대시보드로 봐야 한다.

다음 분기 확인값은 TSMC N2 매출 비중, Intel High-NA 적용 레이어 확대, USITC DRAM 조사 목표일이다.

1. TSMC 2nm 매출 3%, 3분기 최대 458억달러

TL;DR - TSMC의 2분기 매출은 402억달러, 총마진은 67.7%였다.

2nm가 웨이퍼 매출의 3%로 처음 잡혔다.

• 영업마진은 60.3%, 모회사 귀속 순이익은 NT$706.56 billion, 희석 EPS는 NT$27.25였다.
• 2nm 매출화 뒤 실제 제약은 수율 학습, PDK/IP closure와 package-qualified output이다.
• 3분기 가이던스는 매출 446억-458억달러, 총마진 65%-67%, 영업마진 56%-58%다.
• 다음 확인값은 N2 매출 비중과 해외 팹 초기 비용이 총마진에 미치는 영향이다.

출처: TSMC - TSMC 2nm 매출 3%, 3분기 최대 458억달러

2. High-NA EUV readiness: Intel 18A 양산 수율 확인

TL;DR - Intel은 Panther Lake 일부 18A 레이어를 ASML High-NA EUV로 양산하고, 기존 NXE와 맞는 고객 출하 수율을 확보했다고 밝혔다.

• Oregon에서 특정 18A 레이어를 High-NA와 NXE에 이중 qualification했다.
• 공정 통합의 다음 제약은 적용 레이어 수, overlay, process window와 tool uptime이다.
• Intel은 2024년 EXE:5000을 통합했고 2세대 EXE:5200B acceptance도 업계 최초로 마쳤다.
• 다음 확인값은 18A 이후 노드에서 High-NA 적용 레이어가 실제로 늘어나는 속도다.

출처: ASML - High-NA EUV readiness: Intel 18A 양산 수율 확인

3. 삼성 DRAM, USITC 337 조사에 HBM 고객사까지 묶였다

TL;DR - USITC가 삼성전자 DRAM과 이를 탑재한 Google, NVIDIA, Broadcom, Supermicro 제품을 대상으로 337-TA-1511 조사를 시작했다.

• Netlist가 6월 16일 제기한 특허 침해 주장에 따라 삼성전자와 6개 미국 법인이 피응답자로 지정됐다.
• 조사 개시는 침해 판단이 아니다. 그러나 exclusion order 가능성은 HBM과 DDR5 고객 qualification의 법무 리스크를 키운다.
• USITC는 조사 개시 후 45일 안에 목표 완료일을 정하며, 구제명령은 발령 60일 뒤 최종화될 수 있다.
• 다음 확인값은 청구항 범위, 대상 DRAM 세대와 45일 내 제시될 목표일이다.

출처: USITC - 삼성 DRAM, USITC 337 조사에 HBM 고객사까지 묶였다

4. Siemens Saskatoon R&D hub: EDA 인력 100명 확대

TL;DR - Siemens가 Saskatoon EDA R&D 허브를 1만ft² 넓혀 4만5천ft²로 만들고, 2년 동안 최대 100명을 추가 채용한다.

• 현지 인력은 약 300명에서 400명으로 늘며 소프트웨어, AI 연구, 고객 application 직무가 대상이다.
• AI EDA 도입이 곧 설계 인력 감소를 뜻하지 않는다. constraint modeling과 결과 검증 인력이 함께 늘고 있다.
• 대학 EDA Chair와 연계해 지역 인력 파이프라인도 확장한다.
• 다음 확인값은 신규 인력 중 verification과 physical implementation 비중, 제품별 고객 채택이다.

출처: Siemens - Siemens Saskatoon R&D hub: EDA 인력 100명 확대

5. China chip exports nearly doubled to $177 billion: 평균 0.99달러

TL;DR - 중국의 상반기 IC 수출은 1,794억개, 1,773억달러로 금액이 96% 늘었지만 개당 평균은 약 0.99달러였다.

• 1-2월 수출액은 72.6% 늘었지만 물량 증가는 13.7%였다.
• 수출액 급증은 선단 AI칩 출하보다 메모리 가격과 mature-node mix의 영향을 크게 받았다.
• 중국 OSAT에서 패키징 뒤 재수출된 IC도 총수출에 잡히므로 중국산 wafer output과 같지 않다.
• 다음 확인값은 HS 품목별 수량, 단가와 processing trade 비중이다.

출처: Tom's Hardware - China chip exports nearly doubled to $177 billion: 평균 0.99달러

6. European Processor Initiative successfully concluded: Rhea1 첫 실리콘

TL;DR - European Processor Initiative가 Rhea1 첫 실리콘에서 완전한 HPC 소프트웨어 스택을 구동하며 4년짜리 2단계를 마쳤다.

• 7월 1-2일 최종 리뷰에서 foundry와 packaging 이후 돌아온 첫 실리콘 데모를 공개했다.
• 첫 동작 성공 뒤 남는 일은 compiler, memory system, board와 workload qualification이다.
• 유럽 CPU 자립의 평가는 프로젝트 종료가 아니라 실제 EuroHPC 시스템 채택과 software maturity로 해야 한다.
• 다음 확인값은 Rhea1 시스템 투입 일정과 애플리케이션별 성능·전력 공개다.

출처: European Processor Initiative - European Processor Initiative successfully concluded: Rhea1 첫 실리콘

7. Accelerating Sustainability With Smart Manufacturing: SEMI 팹 로드맵

TL;DR - SEMI Smart Manufacturing 로드맵이 300mm 팹의 탄소, 물, 유해폐기물을 cleanroom·subfab·시설 데이터와 연결하는 모델을 제시했다.

• 로드맵은 Connecting, Sensing, Predicting의 3단계를 brownfield 팹에 적용한다.
• 팹 지속가능성은 구매 전력계약만으로 닫히지 않는다. 공정 step 증가에 따라 utility와 yield KPI를 함께 추적해야 한다.
• 산업 평균 300mm 팹 base case를 제공하지만 실제 팹별 가중치와 경계조건은 따로 보정해야 한다.
• 다음 확인값은 SEMI SSM 공개 시점과 물 사용량·recycling rate의 정량 baseline이다.

출처: Semiconductor Engineering - Accelerating Sustainability With Smart Manufacturing: SEMI 팹 로드맵