VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.
핵심 답변: 반도체 회사 DFT 팀의 진짜 하루, 1~5년차 성장 곡선, 한국과 글로벌 이직 시장에서의 평가, 2026년 연봉 가이드, 그리고 입사 전 미리 봐두면 좋은 책과 오픈소스 프로젝트까지. 취준생과 5년차 이내 주니어를 위한 VLSI Korea 팀 가이드 시리즈.
1. 한 줄로 말하면
DFT 팀은 fab에서 나온 die가 양품인지 불량인지 ATE(Automated Test Equipment)에서 가려낼 수 있도록, 칩 안에 테스트 전용 회로를 심는 일을 한다. Scan chain, MBIST, JTAG/TAP 같은 구조를 RTL부터 게이트 레벨까지 박아 넣고, ATPG로 테스트 패턴까지 만들어 product engineering 손에 쥐어주는 게 최종 deliverable이다. 칩이 아무리 잘 설계돼도 DFT가 부실하면 fab에서 나온 백만 개 die 중에 어떤 게 살아있는지 알 방법이 없다.
2. 회사 안에서의 자리
한국 IDM에서 DFT는 보통 design 본부 산하의 별도 팀이다. 삼성 LSI와 파운드리는 각각 자체 DFT 조직이 있고, SK하이닉스도 메모리/HBM 라인마다 DFT 팀이 따로 있다(메모리 회사라 MBIST 비중이 특히 크다). 텔레칩스, LG전자 SoC 센터, 넥스트칩 같은 중소 팹리스는 DFT 인원이 한두 명에서 다섯 명 사이로, 팀이라기보다 SoC 디자인 팀 안에 박혀 있는 경우가 많다.
옆자리에서 가장 자주 부딪치는 직군은 RTL designer(scan-friendly RTL을 안 짜오면 싸운다), PD/P&R 엔지니어(scan chain reorder, hold fix 협상), verification 팀(scan/MBIST 모드 시뮬레이션 환경 공유), 그리고 silicon이 돌아온 뒤엔 product/test engineering이다. 보고는 보통 design lead 또는 SoC PM에게 올라간다. 외국계(Qualcomm, Nvidia, Intel, AMD)는 DFT가 별도의 큰 조직이고 architect/staff 트랙이 분명하지만, 한국 팹리스(Rebellions, FuriosaAI)에서는 DFT 한 명이 칩 한 개의 모든 테스트 인프라를 책임지는 'one-man army' 구조가 일반적이다.
3. 진짜 하루/일주일
출근해서 가장 먼저 보는 건 어제 야간 큐로 돌린 ATPG 결과다. stuck-at coverage가 목표(보통 99% 이상) 안 넘으면 untested fault list를 열어 어디가 막혔는지 본다. scan chain 안에 들어가지 못한 flip-flop이 있는 건지, clock-gating 때문에 X-source가 생긴 건지, 또는 reset 비대칭 때문에 capture가 안 잡힌 건지. 이 분석에 오전 두세 시간이 그냥 간다.
오전 10시는 RTL freeze 회의. designer가 새 IP를 머지했으니 거기에 scan을 어떻게 끼워 넣을지, internal clock generator를 test mode에서 어떻게 bypass할지 논의한다. 점심 후엔 MBIST insertion 스크립트를 돌리고, 결과를 LVS/equivalence check에 넘겨서 안 깨지는지 확인. 저녁엔 다음날 회의용 자료(ATPG fault summary, MBIST 구조 다이어그램)를 정리해서 PD팀과 공유.
화요일은 보통 PD팀과 scan stitching 회의가 잡힌다. scan chain을 몇 개로 쪼갤지, reorder를 어디까지 허용할지, hold time fix가 scan path에 들어갔을 때 ATPG가 깨지지 않는지. 수요일은 갑자기 product engineer 슬랙 핑이 온다. silicon에서 test fail이 났는데, 분석해 보면 어제 만든 pattern의 X-prop 문제이거나, ATE clock skew를 미반영한 버그다. 한번 빠지면 하루 종일 simulator만 돌린다.
Tapeout 직전 한 달은 헬게이트다. ATPG coverage 목표를 못 채우면 tapeout 못 한다. compression 비율을 100x에서 200x로 올리고, X-masking을 추가하고, JTAG TAP controller verification을 처음부터 다시 돌리고. 새벽 두 시에 silicon에 첫 vector를 쏘는 bring-up 날까지 모두가 lab에 박혀 있다. 반대로 RTL freeze 직후 한두 달은 비교적 한가하다. 이 시간에 다음 칩 architecture를 검토하거나, EDA 툴을 새 버전으로 PoC하거나, IEEE 1687 IJTAG 같은 표준 문서를 따라잡는다.
주간 deliverable는 크게 셋이다. 첫째는 ATPG pattern — coverage report와 fault simulation, ATE 포맷(STIL/WGL) 변환까지 끝낸 상태로 product engineering에 넘긴다. 둘째는 DFT spec 문서. TAP 구조, scan mode, MBIST 알고리즘, debug feature까지 포함한 30~80페이지 분량으로, tapeout 후 product 팀, customer 팀, 그리고 fab(주로 파운드리 인터페이스)까지 본다. 셋째는 시뮬레이션 testbench — scan_shift, capture, MBIST run, JTAG IR/DR 시퀀스를 각각 돌릴 수 있는 환경. RTL designer 팀이 자기네 unit test에서도 쓰기 때문에, 이게 깨지면 제일 빨리 컴플레인이 들어온다.
다른 design 팀보다 lab 출입이 잦다. silicon bring-up 때 ATE 또는 probe station 옆에서 실시간 디버그를 하고, waveform을 보면서 scan chain이 어디서 끊어졌는지, MBIST 결과 비트가 진짜 결함인지 패턴 버그인지를 한 시간 안에 가려야 한다. 이때 본인이 만든 spec과 시뮬레이션을 머릿속에 다 들고 있어야 하기 때문에, 칩 한 개 끝나면 진짜 한 사이클을 다 본 셈이 된다.
4. 핵심 기술 스택
- 언어/포맷: Verilog, SystemVerilog, Tcl(EDA 툴 스크립팅), Python/Perl(자동화), STIL/WGL(ATE 포맷), SDF(scan timing)
- EDA 툴: Tessent(Siemens EDA, scan/MBIST/JTAG의 사실상 표준), TestMAX 및 DFT Compiler(Synopsys), Modus(Cadence), VCS/Verdi(시뮬레이션 및 디버그), PrimeTime(scan path STA)
- 방법론: scan insertion, ATPG(stuck-at, transition, path-delay), MBIST, BISR, JTAG/TAP(IEEE 1149.1), boundary scan, test compression(EDT, OPMISR), logic BIST, X-prop 분석, fault simulation
- 인접 도메인 지식: STA(scan path가 functional path보다 길어지면 timing 문제 발생), CDC(test mode에서 clock domain 처리), UPF/low-power(retention 모드와 scan의 충돌), 패키지/ATE 인터페이스, 양산 yield 분석
Tessent는 대부분의 한국 IDM에서 표준이다. 삼성 일부와 외국계는 Synopsys TestMAX를 같이 쓴다. 신입은 어떤 툴이든 Tcl 스크립트와 log 파싱이 손에 익어야 첫 6개월을 넘긴다. STA와 CDC 지식은 옵션이 아니라 필수 — scan chain은 길고 느려서 functional path보다 timing 문제가 더 자주 터진다.
5. 1년차 → 3년차 → 5년차 성장 곡선
1년차는 EDA 툴과 친해지는 단계다. Tessent shell 명령어, scan insertion flow, ATPG report 읽는 법을 익히는 데 첫 한 달이 간다. 첫 번째 칩에서 sub-block 한두 개의 scan/MBIST를 맡으면 6개월. 아직 DFT spec은 못 쓰고, designer나 lead가 정해 준 구조대로 chain stitching과 fault coverage만 본다. 못하는 것: TAP controller 직접 설계, MBIST 알고리즘 선택, silicon fail의 root cause 분석.
3년차가 되면 첫 owned deliverable이 생긴다. mid-size SoC 한 개의 DFT 전체를 책임진다는 뜻이다. scan architecture 결정(EDT 압축 비율, scan chain 개수, multiple scan clock 정책), MBIST 구조 선택, JTAG IR/DR map 작성, customer가 봐도 이해 가능한 DFT spec까지 본인 손으로 쓴다. tapeout까지 끌고 가서 silicon bring-up에서 최소한의 fail은 본인이 분석해 닫아야 한 사이클을 다 본 거다. 이때부터 PD팀과 negotiation에서 자신감이 붙는다.
5년차는 칩 한두 개를 더 끝내고 lead 후보로 보이기 시작한다. 신입 멘토링, EDA 툴 선택권, customer-facing 미팅, DFT 방법론 결정(다음 칩에 IJTAG 도입할까, 새 compression 엔진을 평가할까)까지 의견이 weight를 가진다. 여기서 갈림길이 분명해진다. domain deep dive(automotive functional safety DFT, AI accelerator의 in-field self-test 같은 specialty)로 갈지, manager track으로 갈지, 또는 글로벌 이직으로 갈지. 솔직하게 말해서 한국 IDM의 senior staff/책임 진급 정원은 좁고, 매년 줄어드는 추세다. 5~7년차에 외국계나 미국 본사 transfer를 한 번쯤 진지하게 검토하지 않으면 7년차 이후 정체구간에 들어가기 쉽다.
6. 한국 시장에서의 평가 (이직 시장 가치)
국내에서 DFT 팀을 운영하는 곳은 의외로 한정적이다. 삼성 LSI(메모리 logic 분리 후 SoC 팀), 삼성 파운드리(공정 PDK와 결합한 DFT, 고객 인터페이스 포함), SK하이닉스(메모리 위주, HBM/DDR/낸드 라인의 MBIST/BISR 강세), LG전자 SoC 센터, 텔레칩스(automotive SoC, 작은 팀), 넥스트칩, Rebellions와 FuriosaAI(AI 칩, DFT 한두 명 체제), MediaTek 코리아 일부 직군. EDA 벤더 사이드로는 Synopsys 코리아와 Cadence 코리아의 AE 또는 R&D 일부 포지션이 있고, Siemens EDA(구 Mentor)도 Tessent 관련 직군을 가끔 채용한다.
강한 곳은 삼성 파운드리(공정/패키지/DFT 노하우 결합)와 SK하이닉스(메모리 BIST는 글로벌 톱 클래스). 약한 곳은 작은 팹리스 — DFT 인프라를 vendor IP나 외주에 의존하는 경우가 많아, 본인이 처음부터 끝까지 architect할 기회가 적다. AI 칩 팹리스는 칩 종류가 많지 않아 사이클 경험을 쌓기까지 시간이 더 걸린다는 점도 단점.
글로벌 옵션은 비교적 열려 있다. 미국 Qualcomm, Nvidia, Apple Silicon, AMD, Intel은 모두 큰 DFT 조직을 운영하고, 5~7년차 한국인 DFT 엔지니어가 LinkedIn에서 컨택받는 빈도가 다른 design 직군보다 높다. 대만 TSMC는 fab side test, MediaTek은 design side. 인도(Bangalore)도 큰 시장이지만 한국인이 가는 경우는 드물다. 영어 인터뷰가 가능하고 칩 한 개 풀 사이클 경험이 있으면 미국 mid-level offer는 현실적인 옵션이다.
7. 연봉 가이드 (2026년 기준 한국)
아래 수치는 잡플래닛/링크드인 공개 데이터와 현직자 인터뷰를 종합한 추정이다. 회사/팀/성과별 편차가 크고, 외국계는 RSU 비중이 base의 30~50%까지 가는 경우가 많아 단순 base만 보면 비교가 어렵다.
- 신입(학사): 약 ₩4,800만 ~ ₩5,500만 (대기업 기준, 사이닝 포함)
- 신입(석사): 약 ₩5,500만 ~ ₩6,800만
- 3-5년차: 약 ₩7,000만 ~ ₩1억 (성과급 포함, 회사별 편차 큼)
- 시니어(8년+): 약 ₩1억 ~ ₩1억6천만 (스톡옵션/RSU 별도, 외국계는 +20~40% 가능)
외국계 한국 법인(Synopsys, Cadence, Siemens EDA, ARM 코리아)은 같은 연차 기준 base 기준으로 한국 IDM 대비 +10~20% 정도 높게 형성된다. 미국 본사 offer 기준으로 환산하면 5년차 DFT 엔지니어가 base $150K~$200K + RSU/bonus 합쳐 총 $230K~$320K(약 ₩3.0억~₩4.5억) 정도가 흔한 범위다. 다만 미국 생활비(특히 베이 에어리어, 시애틀, 오스틴)를 차감하면 체감 격차는 흔히 알려진 것보다 작다는 점을 함께 고려해야 한다.
8. 진입 장벽 / 이 팀에 가려면
전공은 전자/전기/컴공이 주류, 가끔 물리도 받는다. 학사로 충분한 직군이지만, 석사면 spec 작성과 표준 문서 follow-up이 빨라 대기업 채용에서 약간의 가산이 붙는다. 박사는 오히려 over-spec인 경우가 많다 — DFT는 연구가 아니라 엔지니어링이고, 박사 학위가 lead 진급에 결정적이지도 않다.
학부에서 가장 도움이 되는 수업은 디지털 논리 설계, VLSI 설계, 컴퓨터 구조, 그리고 (개설된 학교가 적지만) 테스트 공학 또는 fault tolerance 수업이다. 카이스트/서울대는 DFT 전공 교수가 한정적이고, 인하대/포스텍/연세대 일부 랩이 강한 편. 미국 학교에서는 Georgia Tech, UT Austin, NCSU, Stanford 일부 랩에서 DFT 정규 수업이 있다. 박사보다는 학부 또는 석사 시절 경험의 폭이 더 중요하다는 점을 기억해야 한다.
인턴십은 결정적이다. 삼성/SK 인턴 6개월이 학회 발표 한 번보다 weight가 훨씬 크다. 면접관 입장에서 'tapeout 직전 야근을 견딜 사람인가'가 가장 큰 판단 기준이고, 이건 인턴 경험으로만 검증된다. 학회는 ITC(International Test Conference), VTS(VLSI Test Symposium)가 가장 유관하다. 오픈소스 기여(OpenROAD, OpenSTA, Cocotb 등)는 plus지만 결정적이진 않다 — 다만 면접에서 깊게 파고들 수 있는 portfolio가 된다.
9. 추천 학습 경로
- 책: "VLSI Test Principles and Architectures" (Wang/Wu/Wen) — DFT 분야의 사실상 표준 교과서. 책상에 두고 1년 동안 챕터별로 본다. "Digital Systems Testing and Testable Design" (Abramovici/Breuer/Friedman) — 약간 오래됐지만 fault model 이해에 여전히 최고. "Essentials of Electronic Testing" (Bushnell/Agrawal) — 보조 교재로 좋음.
- 강의/MOOC: Coursera의 "VLSI CAD" 시리즈(UIUC), 유튜브에서 Synopsys/Siemens EDA 공식 채널의 Tessent/TestMAX 튜토리얼, Stanford EE271/EE272 일부 공개 자료.
- 핵심 논문/표준 문서: IEEE 1149.1(JTAG, 가장 먼저 읽을 것), IEEE 1500 SECT(embedded core test), IEEE 1687 IJTAG(최근 표준), JEDEC의 DRAM/HBM MBIST 가이드라인. ITC와 VTS proceedings는 매년 한두 편 골라 본다.
- 오픈소스 프로젝트: OpenROAD(scan/JTAG flow가 일부 포함), RISC-V Rocket Chip 및 BOOM(scan chain과 JTAG debug 구조 분석에 좋음), OpenLane(end-to-end flow), Cocotb(Python 기반 testbench, MBIST 자체 구현 연습용으로 적합). GitHub 이력서에 한 줄 적기 좋다.
- 커뮤니티: ITC와 VTS 학회, 아시아권 ITC-Asia, LinkedIn의 DFT 그룹과 #dft 슬랙 커뮤니티 일부, 국내에서는 한국반도체학술대회 산업세션과 IEEE Korea Council 일부 행사. SNUG/CDNLive 같은 EDA 벤더 컨퍼런스도 한국에서 매년 열리고 DFT 트랙이 따로 있다.
10. 한 줄 코멘트
DFT는 deliverable이 명확하고(coverage 못 올리면 tapeout 못 한다) 시장에서 항상 부족한 직군이지만, 신입 6개월~1년은 EDA 툴 잡노예처럼 느껴질 수 있고 5년차에 한국 IDM 내 senior lead 자리가 좁아 글로벌 이직이나 architecture/PD 쪽 전환을 미리 준비해 두는 것이 현실적인 경로다.
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