VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.
핵심 답변: Synthesis부터 PnR, signoff까지. RTL을 GDS로 바꾸는 Physical Design 팀의 실제 하루, EDA 툴 스택, 1년차에서 시니어까지의 성장 곡선, 그리고 한국 시장에서의 이직 가치를 정직하게 정리합니다.
1. 한 줄로 말하면
Physical Design (PD, 흔히 backend 혹은 PnR 팀) 은 RTL 코드를 받아서 실제 실리콘 위에 올라갈 layout (GDSII)을 만들어내는 팀입니다. 칩 설계 흐름에서 frontend (RTL/verification) 와 fab (foundry) 사이에 위치하며, 면적/전력/타이밍이라는 세 마리 토끼를 동시에 잡아야 하는 자리입니다. 줄여 말하면 "동작하는 코드"를 "제조 가능한 도면"으로 번역하는 팀입니다.
2. 회사 안에서의 자리
대부분의 회사에서 PD 팀은 SoC 본부 / Design Center 산하의 backend 그룹에 속합니다. 옆자리에는 RTL 디자이너, DV(verification) 엔지니어, DFT 팀, library/IP 팀, package/board 팀이 있고, 위로는 SoC 리드 또는 chip integration 매니저에게 보고하는 구조가 일반적입니다.
회사별로 색깔이 꽤 다릅니다. 삼성 LSI/파운드리는 PD 인력이 두텁고 internal flow (예: 자체 wrapper, 자체 STA scripts)가 많아 "삼성 식 스타일"이 강합니다. SK하이닉스는 메모리 중심이라 logic PD 비중이 상대적으로 작고, controller/peripheral PD 위주로 운영됩니다. 텔레칩스, LX세미콘, 리벨리온, 퓨리오사AI 같은 팹리스에서는 PD 인력이 5~30명 규모로 작아서 한 명이 block부터 top-level까지 광범위하게 다룹니다. TSMC, Intel, Nvidia, AMD, Qualcomm 같은 외국 회사는 PD 분업이 매우 세분화되어 있습니다 — placement specialist, CTS specialist, signoff specialist가 따로 있는 식입니다. Synopsys/Cadence 코리아의 AE/CAE 직군도 PD 출신이 많이 가는 자리입니다.
3. 진짜 하루/일주일
아침 9시 반쯤 출근해서 가장 먼저 하는 일은 어젯밤에 돌려놓은 PnR job 결과를 확인하는 것입니다. 보통 저녁에 ICC2 또는 Innovus 한 번 돌려놓으면 8~14시간 걸리니까, 아침에 와서 log를 grep하고 timing report를 까보면서 어제보다 WNS가 얼마나 좋아졌나, congestion map이 빨갛게 됐는지를 확인합니다. 이게 "PD 엔지니어의 모닝 커피"입니다.
오전 10시~11시는 보통 daily standup 또는 block-level sync. 같은 chip의 다른 block PD 엔지니어들과 "내 block은 floorplan 2차 끝났고 placement 들어간다", "네 block에서 들어오는 clock skew가 너무 큰데 budget 다시 협상하자" 같은 얘기를 합니다. 회사가 클수록 회의가 많아져서 하루 4~5개 회의가 잡히는 날도 흔합니다.
오후는 대체로 script 디버깅 시간입니다. Tcl로 짜놓은 PnR flow에서 어떤 cell이 안 placed 되거나, magnet placement constraint가 안 먹거나, scan chain이 끊긴다거나 하는 문제를 잡습니다. Verdi나 Innovus GUI 띄워놓고 layout을 직접 보면서 "이 영역 utilization이 너무 높네", "이 net이 왜 이렇게 길게 우회하지" 같은 분석을 합니다. 사이사이에 RTL 팀이 ECO를 던지면 ECO insertion 작업도 들어옵니다.
주 단위 사이클은 마일스톤에 따라 다릅니다. RTL freeze 직후엔 floorplan 협상에 시간이 많이 들고, placement/CTS 단계에서는 한 번 돌리는 데 오래 걸려서 오히려 여유가 있는 편입니다. Tapeout 1~2개월 전부터는 signoff 압박이 본격화됩니다. STA WNS/TNS 0 만들기, IR drop 잡기, EM 위반 클리어, DRC/LVS 청소 — 이걸 동시에 진행하면서 매일 밤 서버 큐를 꽉꽉 채워둡니다. Tapeout 1~2주 전엔 야근/주말근무가 거의 디폴트라고 보면 됩니다. 반대로 tapeout 끝나고 나면 한 달 정도는 비교적 한산해서 다음 프로젝트 ramp-up이나 flow 개선에 시간을 쓸 수 있습니다.
4. 핵심 기술 스택
- 언어/포맷: Tcl (PnR 툴 스크립팅의 표준), Python (flow automation/parsing), Perl (legacy script가 아직 많음), 약간의 Verilog/SystemVerilog 읽기 능력, SDC (timing constraint), UPF (low-power), LEF/DEF (layout 교환 포맷)
- EDA 툴: Synopsys Design Compiler / Fusion Compiler / ICC2, Cadence Genus / Innovus, PrimeTime (STA signoff 사실상 표준), StarRC (parasitic extraction), Calibre 또는 IC Validator (DRC/LVS), Voltus / RedHawk (IR drop, EM)
- 방법론: floorplanning, power planning, CTS (clock tree synthesis), routing congestion 분석, ECO flow, multi-mode multi-corner (MMMC) signoff, hierarchical PnR (block-level → top-level integration)
- 인접 도메인 지식: STA basics (setup/hold, clock uncertainty, OCV), low-power 기법 (clock gating, MTCMOS, multi-Vt), DFT (scan, MBIST 영향), package-level 제약, advanced node에서의 EM/IR/aging
Tcl과 PnR 툴은 사실 둘이 거의 한 묶음입니다. PD 엔지니어의 "코드"는 대부분 Tcl이고, 좋은 Tcl script는 그 자체로 자산이라 회사를 옮겨도 따라가는 경우가 많습니다. STA를 못하면 PD를 못한다는 말이 있을 정도로 timing 이해는 필수이고, 최근에는 advanced node (5nm 이하) 가면서 IR drop / EM이 점점 더 critical해지고 있어 power integrity 지식 비중이 커지고 있습니다.
5. 1년차 → 3년차 → 5년차 성장 곡선
1년차: 입사 후 처음 6개월은 사실 거의 "툴 배우는 시간"입니다. 회사 internal flow script가 워낙 두꺼워서, 그걸 읽고 어떻게 굴러가는지 파악하는 데에만 한 분기는 잡힙니다. 작은 IP block (예: SRAM wrapper, peripheral controller) 하나를 시니어 옆에 붙어서 floorplan부터 signoff까지 따라가 보는 게 첫 해의 목표입니다. 1년차는 보통 timing report를 깊이 분석하지 못하고, congestion 문제를 만나면 어디서 시작해야 할지 막막한 게 정상입니다.
3년차: 이때쯤 되면 medium 사이즈 block (수백 K~수 M instance)을 혼자 owned 하기 시작합니다. RTL 디자이너와 직접 협상해서 hierarchy를 자르고, floorplan을 책임지고, ECO도 직접 처리합니다. 첫 진짜 deliverable은 보통 "내 block의 GDS와 signoff report 패키지"입니다. 이 시점에 STA에 대한 감이 잡히고, IR drop이나 EM 같은 power integrity 이슈도 직접 해결할 수 있게 됩니다.
5년차: 두세 번의 tapeout 경험이 있으면 5년차쯤 됩니다. 이때부터는 top-level integration이나 큰 subsystem (예: CPU cluster, GPU shader array) 의 PD lead를 맡거나, flow/methodology engineer로 빠지는 갈림길이 생깁니다. 시니어 탈출구는 두 가지로 나뉩니다 — (1) PD lead/architect로 가서 chip 전체의 PPA 책임을 지는 길, (2) backend methodology team으로 가서 전사 flow를 만드는 길. 솔직히 말하면 한국 IDM에서 PD lead 자리는 그렇게 많지 않습니다. 5년차에 시니어 자리가 안 보이면 외국계 (Nvidia/AMD/Apple/Qualcomm) 또는 국내 팹리스 (리벨리온/퓨리오사AI/사피온) 로 점프하는 게 현실적인 경로입니다.
6. 한국 시장에서의 평가 (이직 시장 가치)
국내에서 PD 인력을 가장 많이 굴리는 곳은 단연 삼성 LSI/파운드리, SK하이닉스 시스템IC, 그리고 SK하이닉스의 controller/HBM logic 팀입니다. 팹리스 쪽으로는 텔레칩스, LX세미콘, 어보브반도체, 실리콘웍스 출신의 다양한 회사, 그리고 최근 NPU 스타트업인 리벨리온, 퓨리오사AI, 사피온 (현 SK텔레콤 NPU) 이 PD를 적극 채용 중입니다. 외국계 한국 지사로는 MediaTek 코리아, ARM 코리아 (PD 자체보다 design enablement 쪽), Synopsys/Cadence 코리아의 AE/PSO 직군이 있습니다.
강점/약점을 솔직하게 말하면: 삼성 LSI/파운드리는 advanced node (4nm/3nm) 경험을 쌓을 수 있는 거의 유일한 국내 환경이고, 이게 이직 시장에서 가장 큰 무기가 됩니다. SK하이닉스는 메모리/HBM 쪽 logic PD 경험이 독특해서 외국계 메모리/AI 회사 (Micron, Nvidia HBM team 등) 갈 때 무기가 됩니다. NPU 스타트업들은 7nm/5nm 위주라 advanced node 경험은 가능하지만 회사 안정성/스톡옵션 행사 가능성에 대해서는 본인이 따져봐야 합니다.
글로벌 옵션은 PD가 verification이나 RTL 디자인보다 상대적으로 잘 열려 있는 편입니다. 이유는 PD가 "툴과 flow 중심" 직군이라 영어 communication 부담이 RTL/architect보다 작고, 미국/대만 회사들이 항상 PD 인력 부족을 겪기 때문입니다. Apple, Nvidia, AMD, Qualcomm은 한국에서 직접 채용하는 경우가 꾸준히 있고, 대만 (TSMC design service, MediaTek HQ) 도 한국인 PD 채용 사례가 종종 보입니다.
7. 연봉 가이드 (2026년 기준 한국)
아래 숫자는 잡플래닛, 링크드인, 그리고 현직자 인터뷰 기반의 추정치입니다. 회사/팀/성과/협상에 따라 편차가 크니 "약" 표기를 그대로 받아들여 주세요. base + 성과급 기준이며 RSU/스톡옵션은 별도입니다.
- 신입 (학사): 약 ₩5,000만 ~ ₩6,500만 (대기업 기준; 팹리스 스타트업은 약간 낮거나 비슷, 외국계는 약 ₩6,500만 ~ ₩8,500만)
- 신입 (석사): 약 ₩5,800만 ~ ₩7,500만 (대기업 기준; 외국계 약 ₩7,500만 ~ ₩9,500만)
- 3-5년차: 약 ₩8,000만 ~ ₩1억 2,000만 (대기업), 팹리스/스타트업은 base + 스톡옵션 합쳐 비슷한 수준, 외국계 한국 지사는 약 ₩1억 1,000만 ~ ₩1억 5,000만
- 시니어 (8년+): 약 ₩1억 3,000만 ~ ₩2억 (대기업 부장/책임), 외국계 staff/principal 급은 약 ₩1억 8,000만 ~ ₩3억+ (RSU 별도, 환율/회사에 따라 더 큰 폭)
참고로 미국 본사 offer (Apple/Nvidia/AMD 등) 의 mid-level (5~7년차) PD 자리는 base USD 180k~220k + RSU 연환산 USD 80k~200k 수준이 흔하므로 한국 환산 기준 약 ₩4억 ~ ₩6억 (RSU 포함) 까지 올라갈 수 있습니다. 이게 우수 PD 인력의 "이론적 천장"이라고 보면 됩니다.
8. 진입 장벽 / 이 팀에 가려면
전공은 전기/전자공학이 가장 정통이고, 컴퓨터공학도 디지털 회로/VLSI 수업을 들었다면 충분히 진입 가능합니다. 물리/재료 전공자는 PD보다는 process/device 쪽으로 가는 게 일반적입니다. 학부 vs 석사 vs 박사 권장도는 PD 직군에서는 "석사"가 가장 표준적입니다. 학부만으로도 입사는 가능하지만, 좋은 lab에서 RTL-to-GDS flow를 한 번 굴려본 석사 출신이 첫 1년 ramp-up이 훨씬 빠릅니다. 박사는 PD 직군 자체에는 굳이 필요 없고, 박사 학위는 보통 architecture/methodology 쪽으로 갑니다.
도움이 되는 수업/프로젝트는 명확합니다 — VLSI Design, Digital IC Design, ASIC Design Lab, Static Timing Analysis 강의가 핵심이고, 학부 capstone에서 작은 RISC-V 코어를 PnR까지 돌려본 경험이 있으면 면접에서 큰 점수를 받습니다. KAIST, 서울대, 포스텍, 연세대 등 VLSI lab이 활발한 곳에서 SoC tape-out 경험 (MPW, Skywater 130nm 같은 오픈 PDK 포함) 이 있으면 사실상 1년차 신입의 평균을 훨씬 넘어가게 됩니다.
인턴십은 크게 효과적입니다. 삼성/하이닉스 인턴은 대부분 그대로 정규직 전환 경로로 이어지고, 외국계 (Nvidia/Synopsys 등) 인턴 경험은 글로벌 이직 시장에서 가장 강한 시그널 중 하나입니다. 학회 발표(ISSCC/DAC/ICCAD)는 PD 직군에서는 architecture/methodology 분야에서나 weight를 받고, pure PD 실무 직군 면접에서는 학회보다 "어떤 노드에서, 몇 M instance, 어떤 툴로 PnR 돌려봤는가"가 더 중요합니다. 오픈소스 기여 (OpenROAD, OpenLane) 도 점점 인정받고 있는 추세입니다.
9. 추천 학습 경로
- 책: Weste & Harris, CMOS VLSI Design (학부 표준 교재이자 현직자도 reference로 자주 봄); Bhasker & Chadha, Static Timing Analysis for Nanometer Designs (STA 입문서로 거의 사실상 표준); Khail Arabi, VLSI Test Methodology (DFT 인접 지식 보강용).
- 강의/MOOC: NPTEL의 "VLSI Physical Design" 강의 (인도 IIT 교수진, 무료, 매우 detail), Coursera의 "VLSI CAD Part I: Logic", 유튜브의 VLSI System Design (VSD) 채널 — Kunal Ghosh 강좌가 OpenROAD/Sky130 실습에 좋습니다.
- 핵심 논문/표준 문서: IEEE 1801 (UPF) low-power intent 표준; IEEE 1500 (SECT) embedded core test 표준; SDC reference (Synopsys 공개 문서); 그리고 회사에 들어가면 보게 될 foundry design rule manual (DRM) — 학교에서는 못 보지만 입사 첫 주에 가장 많이 읽게 됩니다.
- 오픈소스 프로젝트: OpenROAD (RTL→GDS full flow, advanced 한 PD 실험에 가장 좋음), OpenLane (Sky130 PDK 기반 flow), RISC-V Rocket / BOOM core (PnR 대상 RTL로 사용), Caravel (efabless MPW 환경). 이력서에 "Sky130 PDK로 RISC-V 코어 RTL→GDS 한 사이클 돌려봄"이 들어가면 한국/미국 면접 모두에서 매우 강한 시그널입니다.
- 커뮤니티: Reddit r/chipdesign, Discord 의 VLSI 커뮤니티, 국내는 페이스북 "반도체 설계 엔지니어 모임" 같은 그룹, 학회로는 한국전자공학회 SoC 분과, IEEE SSCS 한국 챕터. 실무진과 닿는 가장 빠른 길은 LinkedIn에서 본인이 가고 싶은 회사의 PD 5~10년차에게 정중하게 coffee chat을 요청하는 것입니다.
10. 한 줄 코멘트
Physical Design 팀은 deliverable이 가장 명확한 (GDS가 나오면 끝, 안 나오면 tapeout이 밀림) 직군이고 그만큼 시장 가치가 단단합니다. 다만 advanced node 경험을 쌓지 못한 채 5년차를 맞으면 성장이 정체될 수 있어, 첫 회사를 고를 때 "이 회사에서 내가 몇 nm를 만질 수 있는가"를 가장 먼저 따져보는 게 현실적인 전략입니다.
다른 팀 가이드도 시리즈로 발행 중입니다. 전체 시리즈 보기 · 매일 글로벌 반도체 브리프는 vlsi.kr.
