Founder of VLSI Korea. Staff Engineer at Synopsys — STA and physical-design methodology for advanced-node tape-outs. EE BS·MS · MBA. Writes from Seoul.
English
A practicing semiconductor engineer's daily read on global silicon news: An AI memory supercycle that rewired both KOSPI and global capex allocation in a single session — Samsung crossed $1 trillion, KOSPI ripped +6.45% to 7,384.56, and SpaceX/Tesla filed for a $119B Intel 14A '
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현직 반도체 엔지니어가 오늘 읽은 뉴스 요약: AI 메모리 슈퍼사이클이 코스피와 자본 배치 자체를 재편한 하루. Samsung Electronics가 사상 처음 시가총액 $1 trillion을 돌파하고 KOSPI는 7,384.56으로 단일 세션 +6.45% 폭등, 하루 만에 G20 1위 YTD 수익률 75.2%를 굳혔다. 같은 날 SpaceX/Tesla는 Intel 14A 공정으로
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FinFET이 5nm에서 한계에 부딪힌 뒤, 3nm 이하 leading-edge 노드는 모두 GAA 나노시트로 갈아탔다. 채널을 핀에서 가로로 쌓은 얇은 시트로 바꾸는 이 변화는 단순히 'fin을 눕힌 것' 이상의 의미를 갖는다. 시트 너비를 디자인하면서 driving force와 leakage를 동시에 통제할 수 있게 된 이 구조의 동작 원리, 공정 난이도, 그리고 Samsung·TSMC·Intel의 노선 차이를 정리한다.
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GPU 옆에 HBM을 12-Hi, 16-Hi로 쌓아올려도 결국 데이터는 좁은 통로를 왕복해야 한다. PIM(Processing-in-Memory)은 메모리 셀에서 읽은 데이터를 바깥으로 내보내지 않고 그 자리에서 계산해 'memory wall'을 우회한다. Samsung HBM-PIM, SK Hynix AiM의 구조부터 SW 스택의 약한 고리, JEDEC 표준화 동향까지 정리했다.
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AI 가속기 die의 30~40%를 차지하는 SRAM이 N3·N2에서도 거의 줄지 않는 정체. CFET이 양산되기 전 그 사이를 메우는 카드가 Forksheet FET이다. N과 P 사이에 수직 절연벽을 세워 셀 높이를 약 20% 압축하는 imec발 구조 변형의 동작 원리, 공정 난이도, TSMC·Samsung·Intel의 도입 전망, 그리고 한국 파운드리·EDA 생태계에 미칠 영향을 정리한다.
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1.6T 이더넷, NVLink 5, CPO, UCIe 외부 IO까지 — 차세대 AI 인프라의 채널당 데이터레이트가 224Gb/s로 빠르게 이동하고 있다. PAM-4 변조와 56GHz Nyquist, 그리고 DSP·FEC가 결합된 224G SerDes의 동작 원리, 어려움, 주요 IP 플레이어, 그리고 한국 반도체 생태계가 받는 영향까지 정리한다.
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CXL 3.0은 PCIe 6.0 PHY 위에서 64GT/s 대역폭과 fabric 토폴로지, 메모리 sharing·pooling을 지원하는 차세대 캐시-코히어런트 인터커넥트입니다. AI 서버의 메모리 병목과 디스어그리게이션을 가능하게 만들지만, latency budget·스위치 silicon 복잡도·OS 지원이 모두 만만치 않습니다. 기술의 실체와 누가 잘하고 있는지, 한국 메모리에 어떤 의미인지 정리합니다.
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A practicing semiconductor engineer's daily read on global silicon news: SIA reported 1Q26 global semiconductor revenue of $298.5B on May 4 US time, up +25% QoQ for an all-time quarterly high; the same day KOSPI closed +5.12% at 6936.99 with SK Hynix +12.52% pushing
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현직 반도체 엔지니어가 오늘 읽은 뉴스 요약: SIA 가 미국 시간 5월 4일 발표한 1Q26 글로벌 반도체 매출은 $298.5B, 직전 분기 4Q25 대비 +25% 의 분기 사상 최고치였다. 같은 날 코스피는 +5.12% 폭등하며 6936.99 로 마감, SK하이닉스가 +12.52% 상승해 시총 1031조원을 돌파하며 삼성전자에 이어 두 번째
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CoWoS-L이 8x reticle 패키지를 만들면서 organic substrate의 워페이지·신호 손실·면적 한계가 드러나고 있다. 글래스 코어 기판은 silicon에 가까운 CTE, 낮은 dielectric loss, 우수한 평탄도로 다음 substrate 후보로 거론된다. Intel은 2030년, Samsung·SKC/Absolics는 2026-2028년 양산 진입을 목표로 한다. TGV 형성, RDL adhesion, 패널 라인 인프라가 핵심 트레이드오프다.
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AI 클러스터의 백본 스위치 IO가 ASIC보다 더 많은 전력을 먹는 시대가 됐습니다. CPO(Co-packaged Optics)는 그 한계를 우회하기 위해 광 엔진을 패키지 안으로 끌어들이는 카드입니다. NVIDIA·Broadcom·TSMC·Marvell이 동시에 양산을 밀고 있지만 thermal, 서비스성, fiber 정렬, EDA 도구까지 풀어야 할 숙제가 입체적으로 쌓여 있습니다. 이 글은 CPO의 실체와 trade-off, 그리고 한국 반도체 입장에서의 함의를 정리합니다.
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AI 가속기들이 reticle limit에 도달하면서 칩렛은 선택이 아닌 필수가 됐다. 그런데 다이와 다이를 연결하는 표준이 없으면 외부 칩렛 생태계는 작동하지 않는다. 2022년 출범한 UCIe는 그 빈자리를 메우기 위한 개방형 die-to-die 표준이다. Standard vs Advanced 패키지의 trade-off, 32 GT/s 신호 무결성의 한계, 멀티벤더 interop이 아직 풀리지 않은 이유, 그리고 한국이 칩렛 시대에 가진 강점과 약점을 짚는다.