VLSI 엔지니어 커리어 로드맵: RTL, DV, STA, PD, AMS, EDA
반도체 설계 커리어를 직무별로 나누고, 6개월 안에 면접 가능한 증거를 만드는 실행 로드맵.
VLSI Career Roadmap
반도체 설계 커리어는 직무 선택보다 증거 설계가 먼저다
이 페이지는 RTL, DV, DFT, STA, PD, AMS, EDA, SoC architecture 중 어느 길을 택할지 정하고, 6개월 안에 면접 가능한 증거를 만드는 실전 로드맵이다. 마지막 갱신: 2026-06-27.
Learn Jobs Labs Career articles
판정 기준: 좋은 로드맵은 공부 목록이 아니다. 지원 직무, 필요한 skill, 공개 가능한 산출물, 면접 답변이 한 줄로 연결되어야 한다.
1. 트랙 선택: 먼저 버릴 것을 정한다
반도체 설계 입문자가 가장 자주 망하는 지점은 모든 직무를 동시에 준비하는 것이다. 처음 2주 안에는 주력 1개, 보조 1개만 남겨야 한다.
RTL
RTL Design
역할: 논리 구조를 코드로 만들고 PPA의 시작점을 잡는 사람
입구: Verilog, SystemVerilog, FSM, pipeline, CDC 기본
증거: AXI-lite peripheral, tiny RISC-V core, DSP block, synthesis report
면접: setup/hold, nonblocking assignment, metastability, reset strategy
DV
Design Verification
역할: 칩이 틀리지 않았음을 증명하는 사람
입구: SystemVerilog class, constrained random, coverage, scoreboard
증거: UVM-lite environment, assertions, coverage closure report
면접: driver/monitor split, sequence, assertion, functional coverage
DFT
DFT / Test
역할: 양산 테스트 가능성을 설계 초기에 넣는 사람
입구: scan chain, ATPG, MBIST, JTAG, fault model
증거: scan insertion notes, stuck-at vs transition fault examples
면접: coverage, compression, boundary scan, test mode timing
STA
STA / Timing
역할: 칩이 모든 corner에서 timing을 만족하는지 판정하는 사람
입구: setup/hold, SDC, MCMM, OCV/AOCV/POCV, clock uncertainty
증거: OpenSTA report analysis, false path and multi-cycle examples
면접: slack, derate, CPPR, generated clock, hold fixing
PD
Physical Design
역할: RTL을 실제 배치, 배선, 전력망으로 바꾸는 사람
입구: floorplan, placement, CTS, routing, DRC/LVS, IR drop
증거: OpenROAD RTL-to-GDS run, congestion screenshot, timing ECO note
면접: macro placement, clock skew, congestion, antenna, IR drop
AMS
Analog / Mixed-Signal
역할: PLL, ADC, SerDes, PMIC처럼 물리 신호를 다루는 사람
입구: MOS small signal, noise, feedback, layout matching, SPICE
증거: op-amp, bandgap, PLL block note, Monte Carlo analysis
면접: gain, phase margin, jitter, mismatch, PVT simulation
EDA
EDA / CAD / Methodology
역할: 설계팀이 더 빠르게 sign-off하게 flow와 automation을 만드는 사람
입구: Linux, Tcl, Python, data parsing, STA/PnR report structure
증거: timing report parser, regression dashboard, lint automation
면접: data model, reproducibility, tool API, debug workflow
ARCH
SoC / AI Accelerator
역할: workload를 hardware 구조로 바꾸는 사람
입구: computer architecture, cache, NoC, memory bandwidth, quantization
증거: systolic array model, roofline model, simulator, RTL prototype
면접: latency vs throughput, memory wall, dataflow, sparsity
2. 0주부터 3년까지의 실행 순서
| 기간 | 목표 | 해야 할 일 |
|---|---|---|
| 0-2 weeks | 트랙 선택 | RTL/DV/PD/STA/AMS/EDA 중 2개만 깊게 비교한다. 모든 트랙을 동시에 잡지 않는다. |
| 1-3 months | 면접 언어 만들기 | 기초 개념을 말로 설명하고, 작은 실습 결과를 캡처해서 포트폴리오로 묶는다. |
| 3-6 months | 증거 만들기 | GitHub, report, waveform, timing table, coverage table 중 하나를 공개 가능한 형태로 만든다. |
| 6-12 months | 회사 매칭 | /jobs/와 채용 캘린더로 회사별 직군을 매칭하고, JD 키워드를 역으로 학습한다. |
| 1-3 years | 전문화 | tool user에서 methodology owner로 이동한다. 반복 업무를 자동화하고 sign-off 의사결정을 기록한다. |
3. 매주 반복할 operating cadence
방문자가 다시 돌아오게 하려면 로드맵은 읽는 문서가 아니라 매주 체크하는 시스템이어야 한다.
| 요일 | 초점 | 산출물 |
|---|---|---|
| Mon | 개념 1개 | setup/hold, AXI, UVM sequence, congestion 등 하나를 1페이지로 정리 |
| Tue | 실습 1개 | 코드, waveform, report, chart 중 눈에 보이는 결과 생성 |
| Wed | 면접 답변 | 2분 설명 스크립트 작성, 반례 1개 추가 |
| Thu | 회사 매칭 | JD 3개에서 반복 키워드 추출 |
| Fri | 포트폴리오 | README, figure, result table 정리 |
| Weekend | 회고 | 다음 주에 버릴 것 1개와 깊게 팔 것 1개 결정 |
4. 면접 가능한 상태의 증거
- 직무별 핵심 개념 20개를 말로 설명할 수 있다.
- 작은 RTL 또는 flow 실습 결과가 GitHub나 PDF로 남아 있다.
- 하나의 EDA report를 읽고 병목을 표로 정리할 수 있다.
- 지원 회사 JD에서 필요한 skill과 내가 가진 증거를 매칭했다.
- 면접에서 모르는 질문을 받았을 때 가정, 접근, 검증 순서로 답할 수 있다.
5. 회사 매칭 방법
VLSI Korea Jobs에서 회사군을 먼저 고른 뒤 JD 반복 키워드를 뽑는다. 삼성, SK하이닉스, 팹리스, 디자인하우스, EDA, 외국계 R&D, 장비 회사는 같은 반도체라도 면접 언어가 다르다. 예를 들어 RTL 포트폴리오가 강한 사람은 팹리스와 SoC 조직이 자연스럽고, Tcl/Python 자동화 증거가 강한 사람은 EDA, CAD, methodology, STA 쪽으로 설득력이 생긴다.
6. 다음에 읽을 글
- VLSI Korea Learn: RTL, DV, STA, PD 무료 학습 path
- 한국 반도체 채용 가이드: 회사, 유형, 시기 정리
- 글로벌 VLSI 연구실 지도: 대학원 진학 reference
- Career tag: 직무별 deep dive와 취업 전략
이 페이지는 VLSI Korea 운영자 Chase Na의 편집 기준에 따라 자동 생성 및 갱신됩니다. 정정 또는 추가 제안은 [email protected] 로 보내주세요.