Daily Silicon: 삼성전자 89.4조와 엔비디아 HBM: TSMC PIC 25K

현직 반도체 엔지니어가 오늘 읽은 뉴스 요약:

삼성전자는 2분기 매출 171조원, 영업이익 89.4조원 가이던스를 냈다. 외부감사 전 중간값 기준이지만, AI 메모리와 선단 공정 기대가 이미 주가와 밸류에이션에 얼마나 반영됐는지 다시 따져야 하는 숫자다.

오늘 공급망 신호는 엔비디아 GPU 자체보다 주변 병목에 몰려 있다. TSMC 실리콘 포토닉스 PIC, HBM 대체 메모리, DDR4 가격, EDA 자동화가 같은 방향을 가리킨다.

핵심은 용량이다. 웨이퍼, 패키징, 광입출력, 검증 플로우 중 하나라도 늦으면 Blackwell 이후 Rubin 세대의 총출하량은 GPU 다이 수보다 시스템 병목에서 결정된다.

Chase's Take - 나는 이번 삼성전자 가이던스를 단순한 서프라이즈보다 공급망의 기준선 재설정으로 본다. 영업이익 89.4조원이 맞다면 시장은 HBM 가격만 보는 단계에서 벗어나 DRAM mix, 파운드리 회복, 패키징 capa를 한꺼번에 가격에 넣고 있다.

반대로 메모리 주가가 최근 고점 대비 20% 이상 빠졌다는 신호는 숫자가 좋아도 밸류에이션이 먼저 소진될 수 있다는 뜻이다. TSMC PIC 25K wpm 전망은 CoWoS 다음 병목이 광입출력과 CPO 쪽으로 넘어간다는 힌트다.

STA와 백엔드 관점에서는 2030년형 XBM보다 당장 2026-2027년에 UCIe, SI/PI, thermal budget을 맞추는 일이 더 현실적인 병목이다. 다음 watch-point는 7월 30일 삼성전자 확정 실적 콜에서 DS 부문 마진, HBM4 인증 일정, 파운드리 2nm 수주 코멘트가 숫자로 나오는지다.

1. public-disclosure-view | GLOBAL: 삼성전자 2Q 2026 Guidance

TL;DR - 삼성전자는 2026년 2분기 consolidated sales approximately 171 trillion Korean won, operating profit approximately 89.4 trillion Korean won 가이던스를 제시했다.

확정 실적 전 숫자지만 HBM, DRAM, 파운드리 회복을 모두 반영한 시장 기대치의 새 기준선이다.

• 공식 가이던스는 sales 170 trillion to 172 trillion Korean won, operating profit 89.3 trillion to 89.5 trillion Korean won 범위의 중간값이다.
• 왜 중요함: 엔비디아향 HBM 기대가 삼성전자 전체 P&L에 들어오기 시작하면 메모리 가격, 파운드리 가동률, 패키징 병목을 따로 볼 수 없다.
• July 30, 2026 확정 실적 콜에서 DS 부문 마진과 HBM4 인증 코멘트가 다음 가격 결정 변수다.
• 이 숫자는 감사 전 K-IFRS 기준이며 한국 공시 규정상 단일 중간값으로 제시됐다.

출처: Samsung IR - public-disclosure-view | GLOBAL: 삼성전자 2Q 2026 Guidance

2. TSMC PIC Capacity Seen Surging to 25K Wafers/Month by 2028

TL;DR - TSMC의 PIC 월 capa가 2026년 2분기 10,000 wafers, 2028년 at least 25,000 wafers per month까지 확대될 수 있다는 추정이 나왔다.

NVIDIA, Broadcom, AMD가 초기 COUPE 물량 고객으로 거론되며 AI 클러스터의 병목이 CPO 쪽으로 이동하고 있다.

• TrendForce는 기관투자자 추정을 인용해 PIC capa가 500 wafers per month에서 2026년 2Q 10,000 wafers, 4Q 15,000 wafers, 2028년 at least 25,000 wafers per month로 뛸 수 있다고 전했다.
• 왜 중요함: 스위치 대역폭이 25T/50T에서 100T/200T로 가면 GPU와 HBM만 늘려서는 랙 스케일 네트워크 병목을 풀 수 없다.
• 648 dies per wafer 가정 시 annual PIC output은 approximately 4 million에서 78 million units, 25,000 wafers per month에서는 approximately 194 million units까지 올라간다.
• 2026-2027년 초기 양산 고객으로 엔비디아, Broadcom, AMD가 거론되고 2028년 이후 MediaTek, Marvell, Ayar Labs 프로젝트가 따라붙을 수 있다.

출처: TrendForce - TSMC PIC Capacity Seen Surging to 25K Wafers/Month by 2028

3. Memory Rally Extends: Q3 DRAM Prices Up 20-30%, NAND Up 35-40%

TL;DR - ADATA는 3분기 DRAM 가격 20-30%, NAND 가격 35-40% 상승 가능성을 언급했다.

HBM과 DDR5로 capa가 이동하면서 DDR4, LPDDR4, consumer NAND까지 공급 부족의 꼬리가 길어지고 있다.

• Nanya의 6월 매출은 NT$293.9억으로 전월 대비 6.21%, 전년 대비 621.34% 늘며 8개월 연속 월간 기록을 냈다.
• 왜 중요함: 삼성전자, SK하이닉스, 마이크론이 HBM과 DDR5에 wafer를 배정하면 레거시 DRAM은 사양이 낮아도 가격 결정력이 생긴다.
• Winbond 6월 매출은 NT$206억으로 전년 대비 189.88% 증가했고 상반기 매출은 NT$981억으로 2025년 연간 매출을 이미 넘었다.
• 애널리스트들은 Winbond DRAM ASP가 2Q부터 4Q까지 각각 50%, 30%, 10% 상승할 수 있다고 봤다.

출처: TrendForce - Memory Rally Extends: Q3 DRAM Prices Up 20-30%, NAND Up 35-40%

4. Intel Patent Reveals XBM Matching HBM4 Footprint Without Interposers

TL;DR - Intel 특허 기반 XBM은 HBM4 footprint를 목표로 BEOL DRAM과 UCIe serial link를 쓰는 구조로 소개됐다.

상용화 예상 시점은 2030년 이후라 당장 HBM 공급난 해법은 아니지만, interposer 비용을 낮추려는 방향성은 선명하다.

• XBM은 32 GT/s UCIe I/O block, 0.5GB-5GB die capacity, 8-high 96 data blocks, 16-high 192 data blocks 구조로 설명됐다.
• 왜 중요함: HBM 병목의 본질은 DRAM cell보다 interposer, TSV, micro-bump, 패키지 routing 비용과 수율에 있다.
• BEOL metal layer에 1T1C DRAM을 구현하면 TSV 공간과 bandwidth density를 확보할 수 있다는 논리다.
• 상용화가 2030년 이후로 제시된 만큼 2026-2027년 AI 서버 설계자는 HBM4, UCIe, CoWoS/SoIC 현실 제약을 먼저 풀어야 한다.

출처: TrendForce - Intel Patent Reveals XBM Matching HBM4 Footprint Without Interposers

5. Chip Industry Technical Paper Roundup: July 8, NVIDIA Research와 HLS

TL;DR - Semiconductor Engineering의 7월 8일 논문 라운드업에는 Nvidia Research의 repository-level hardware design agent와 HLS refactoring 논문이 포함됐다.

AI 설계 자동화의 병목은 RTL 생성보다 HLS compatibility, assertion, safety 검증으로 이동하고 있다.

• 라운드업에는 CMU/UCLA의 HLS refactoring, Nvidia Research의 agentic hardware design, ASU/TI India의 assertion generation 논문이 포함됐다.
• 왜 중요함: 생성형 AI가 설계 시간을 줄여도 sign-off, CDC/RDC, formal, functional safety 근거가 없으면 실리콘 tape-out 리스크는 줄지 않는다.
• NIST/University of Maryland/Johns Hopkins의 Si/metal Schottky barrier 계산 논문도 포함돼 공정 물성 예측과 설계 자동화가 동시에 다뤄졌다.
• EDA career 관점에서는 프롬프트 작성보다 constraint, regression, coverage closure를 agent가 읽을 수 있는 repo 구조로 만드는 역량이 더 빨리 가치가 생긴다.

출처: Semiconductor Engineering - Chip Industry Technical Paper Roundup: July 8, NVIDIA Research와 HLS