핵심 주장: 하이브리드 본딩의 승자는 가장 작은 피치를 발표한 회사가 아니라, 그 피치에서 오버레이와 결함을 매일 계측해 수율 모델에 넣는 회사다.
제품과 현장 이미지
왜 지금인가: 피치 경쟁이 오버레이 경쟁으로 바뀐다
2026년의 3D 패키징 경쟁은 단순히 HBM을 더 높게 쌓는 문제가 아니다. AI 가속기와 CPU chiplet은 logic-to-logic, cache-to-logic, memory-to-logic 연결을 더 짧고 촘촘하게 만들려 한다.
Intel은 Foveros Direct 3D의 1세대 copper bonding pitch를 9um, 2세대를 3um로 제시했다. imec은 2024년 die-to-wafer 2um Cu pad pitch를 시연했고, 2026년에는 wafer-to-wafer 200nm interconnect pitch와 40nm 이하 post-bond overlay vector를 발표했다.
숫자가 말하는 방향은 분명하다. 패키지 인터커넥트 피치가 줄수록 병목은 solder, substrate, underfill이 아니라 정렬 오차와 표면 결함으로 이동한다.
전통적인 flip-chip microbump에서는 수십 um 피치가 공정 창을 제공했다. 하지만 hybrid bonding은 Cu-Cu와 dielectric-dielectric 접합을 동시에 맞춰야 하므로, 패키징 장비가 전공정 lithography에 가까운 overlay discipline을 요구받는다.
피치가 작아진다고 항상 시스템 비용이 내려가는 것은 아니다. bump density와 energy per bit가 좋아져도, KGD 검사, singulation, plasma activation, bonding 후 검사 비용이 올라가면 전체 cost per good stack은 악화될 수 있다.
무엇인가: hybrid bonding overlay는 두 표면의 좌표계를 맞추는 일이다
하이브리드 본딩은 solder bump를 녹여 붙이는 방식이 아니다. 산화막 또는 dielectric 표면을 먼저 접합하고, 열처리 과정에서 Cu pad끼리 금속 연결을 완성하는 방식이다.
따라서 정렬 오차는 단순한 bump misregistration이 아니다. top die의 Cu pad, bottom wafer의 Cu pad, dielectric recess, surface particle, wafer bow가 모두 전기적 open, short, high resistance로 연결된다.
overlay metrology의 핵심은 평균 오차가 아니라 분포다. 같은 20nm 평균 오차라도 edge die, warped wafer, die placement direction에서 tail이 길면 수율은 tail에 의해 결정된다.
피치가 2um에서 200nm로 내려가면 허용 가능한 overlay budget은 선형으로 줄지만, 결함의 경제적 손실은 비선형으로 커진다. 이미 비싼 known-good-die가 접합된 뒤 불량이 발견되기 때문이다.
wafer-to-wafer는 처리량과 overlay 면에서 유리하지만, 두 wafer의 die yield map이 곱해지는 문제가 있다. die-to-wafer는 known-good-die를 고를 수 있지만, pick-and-place 정렬, die handling, particle control이 훨씬 어렵다.
그래서 W2W와 D2W는 우열 관계가 아니라 제품 partitioning의 선택지다. 이미지 센서, SRAM-on-logic, cache stacking, HBM-like memory stack은 각각 다른 yield map과 die size를 가진다.
왜 어려운가: 계측은 접합 전, 접합 중, 접합 후가 모두 다르다
하이브리드 본딩에서 가장 까다로운 점은 불량 원인이 한 공정에 갇히지 않는다는 것이다. CMP dishing, Cu recess, dielectric roughness, plasma activation, wet clean, die singulation, placement accuracy가 하나의 interface resistance로 합쳐진다.
접합 전 계측은 표면 거칠기, particle, Cu pad geometry를 본다. 접합 중에는 alignment mark visibility와 stage stability가 중요하고, 접합 후에는 buried interface를 직접 보기 어렵다.
200nm급 W2W에서는 overlay vector가 수십 nm 단위로 관리되어야 한다. imec과 EV Group은 200nm interconnect pitch 데모에서 300mm wafer 전체의 Cu pad-to-pad post-bond overlay vector가 40nm 아래였다고 밝혔다.
이 수치는 연구 데모의 headline이지만, 양산 엔지니어에게는 SPC chart의 목표값이다. 평균 40nm가 아니라 lot, wafer, radius, mark type별 분포를 봐야 한다.
검사 장비도 병목이 된다. optical inspection은 빠르지만 buried Cu interface를 직접 보지 못한다. X-ray나 acoustic 계측은 구조 정보를 줄 수 있지만 throughput과 해상도 사이에서 타협이 있다.
EDA와 package design도 바뀐다. 기존에는 package parasitic extraction과 die floorplan이 느슨하게 분리될 수 있었다. 3D hybrid bonding에서는 pad array, power delivery, thermal path, test access가 floorplan 단계부터 묶인다.
가장 위험한 착각은 작은 pitch를 interconnect density 숫자로만 보는 것이다. 실제 제품에서는 repair, redundancy, thermal throttling, test coverage가 같은 밀도 이득을 갉아먹는다.
누가 유리한가: 장비, foundry, memory가 같은 언어를 써야 한다
유리한 포지션은 한 회사 유형에만 있지 않다. foundry는 SoIC나 Foveros 같은 platform을 만들고, 장비사는 bonding, activation, cleaning, metrology window를 제공하며, memory 업체는 stack yield와 thermal reliability를 증명해야 한다.
TSMC는 2024년 annual report에서 SoIC CoW Face-to-Back Gen-2가 qualification을 마치고 2024년에 production을 시작했다고 설명했다. 같은 보고서에서 CoWoS-L 3.5-reticle size가 2024년 production에 들어갔고, 5.5-reticle size 개발도 언급했다.
Intel은 Foveros Direct를 copper bonding 기반의 3D 연결로 설명하며 9um에서 3um로 가는 roadmap을 공개했다. 이는 단순 포장 기술이 아니라 cache, compute tile, base die partitioning을 바꾸는 architecture lever다.
imec과 EV Group은 연구 생태계에서 가장 공격적인 pitch와 overlay 데모를 보여준다. 200nm W2W는 당장 모든 제품에 들어가는 양산 수치라기보다, 장비와 계측이 어디까지 가야 하는지 보여주는 표지판이다.
유리한 회사는 bonding tool 하나를 가진 회사가 아니라, design rule, cleaning, bonding, inspection, test를 하나의 수율 모델로 묶는 회사다.
OSAT도 배제할 수 없다. fan-out, interposer assembly, underfill, warpage compensation, final test는 여전히 OSAT 역량이다. 다만 ultra-fine pitch hybrid bonding은 front-end cleanroom discipline을 요구해 foundry와 IDM 쪽으로 무게가 쏠릴 수 있다.
공급망 관점에서는 장비와 소재가 조용한 병목이다. plasma activation, CMP slurry, wafer cleaning chemistry, temporary bonding material, inspection algorithm이 모두 양산 ramp의 속도를 제한할 수 있다.
한국 렌즈: HBM 이후의 차별화는 stack pitch와 thermal path다
한국에는 두 개의 강한 축이 있다. 삼성전자는 foundry, memory, packaging을 모두 가진 vertical integration을 주장할 수 있고, SK hynix는 HBM stack yield와 고객 qualification에서 강한 신뢰 자산을 쌓았다.
하지만 hybrid bonding overlay는 두 회사 모두에게 쉬운 확장이 아니다. HBM의 thermocompression bonding, microbump, underfill 경험은 중요하지만, direct Cu-Cu bonding은 표면 청정도와 overlay budget이 더 엄격하다.
한국이 집중해야 할 질문은 단순하다. HBM 다음 세대에서 microbump 기반 stack이 충분한가, 아니면 일부 layer에서 hybrid bonding을 써야 thermal resistance와 interconnect density를 동시에 맞출 수 있는가.
삼성에는 logic-foundry-memory co-design의 기회가 있다. base die, logic die, memory stack, package substrate를 같이 최적화하면 product architecture까지 제안할 수 있다.
SK hynix에는 고객 신뢰와 memory process learning이 있다. 다만 foundry interface와 package design authority를 얼마나 확보하느냐가 관건이다. memory die만 잘 만들어서는 3D integration rule을 주도하기 어렵다.
국내 OSAT와 소재 업체에도 기회가 있다. warpage control, cleaning chemistry, temporary carrier, fluxless bonding, inspection recipe는 대기업 내부에서만 해결될 문제가 아니다.
인력 측면에서는 packaging engineer가 더 이상 후공정만 알면 부족하다. lithography overlay, CMP, plasma surface chemistry, thermal simulation, signal integrity, DFT를 동시에 읽을 수 있는 사람이 필요하다.
앞으로 6-12개월: 봐야 할 신호 5개
첫째, 양산 발표에서 pitch 숫자만 보지 말고 overlay와 defect density가 함께 나오는지 보아야 한다. 회사가 pitch만 말하고 수율 proxy를 말하지 않으면 아직 marketing layer일 가능성이 높다.
둘째, die-to-wafer bonding throughput 숫자가 중요하다. D2W는 KGD 관점에서 매력적이지만, pick-and-place와 surface preservation 시간이 길어지면 고가 제품에만 갇힐 수 있다.
셋째, thermal resistance data가 필요하다. hybrid bonding은 underfill과 solder 구조를 줄여 열 경로를 개선할 수 있지만, 실제 stack에서는 hotspot, base die power, heat spreader 설계가 함께 결정한다.
넷째, test access가 병목인지 확인해야 한다. 3D stack은 접합 뒤에 고장 위치를 찾기 어렵고, repair granularity가 coarse하면 yield loss가 커진다.
다섯째, 고객 제품에 어느 partition이 먼저 들어가는지 봐야 한다. cache-on-logic, SRAM-on-logic, photonics-on-logic, HBM-like memory stack은 모두 다른 risk profile을 가진다.
가장 강한 신호는 한 번의 데모가 아니라, 같은 회사가 같은 pitch class에서 두 번째 제품과 두 번째 고객을 공개하는 것이다.
6-12개월 안에 모든 것이 hybrid bonding으로 바뀌지는 않는다. microbump, interposer, fan-out, organic substrate는 비용과 공급 능력 때문에 계속 남는다.
오해 정리: 작은 피치가 항상 좋은 것은 아니다
첫 번째 오해는 hybrid bonding이 microbump를 즉시 대체한다는 주장이다. 실제로는 제품 가격, die size, yield map, repair requirement에 따라 microbump가 더 합리적인 구간이 남는다.
두 번째 오해는 wafer-to-wafer가 항상 싸다는 주장이다. W2W는 throughput이 좋지만, 두 wafer의 불량 die가 서로 묶이기 때문에 die yield가 낮거나 die size가 크면 경제성이 급격히 나빠질 수 있다.
세 번째 오해는 200nm 데모가 곧 200nm 제품이라는 해석이다. 연구 데모는 장비와 공정 가능성을 보여주지만, 양산 제품은 design rule, reliability qualification, test coverage, 고객 승인까지 통과해야 한다.
네 번째 오해는 packaging만의 문제라는 생각이다. hybrid bonding은 floorplan, power grid, thermal via, DFT, redundancy, package substrate까지 이어지는 system technology다.
좋은 질문은 누가 가장 작은 피치를 만들었느냐가 아니라, 그 피치에서 어떤 제품 partition이 경제적으로 닫히느냐이다.
따라서 투자자와 엔지니어 모두 피치 headline을 수율, 처리량, 열, 테스트라는 네 개의 필터로 다시 읽어야 한다.
원문 링크
- Intel Foundry, Cutting-edge Process Technologies for Data Center (2026-01-01 - Foveros Direct 9um and 3um copper bonding pitch claims)
- Intel, Foveros Direct 3D Tech Brief (2025-11-01 - Foveros Direct mechanism, sub-10um pitch, AI and HPC packaging context)
- imec, D2W hybrid bonding with 2um Cu interconnect pad pitch (2024-06-04 - 2um die-to-wafer Cu pad pitch and process difficulty discussion)
- imec and EV Group, W2W hybrid bonding with 200nm interconnect pitch (2026-06-01 - 200nm W2W interconnect pitch and below-40nm post-bond overlay vector)
- imec, 3D integration expertise page (2026-01-01 - D2W and W2W hybrid bonding process context)
- TSMC 2024 Annual Report, Advanced Packaging section (2025-04-01 - SoIC Gen-2 production timing and CoWoS-L 3.5-reticle production timing)
이미지와 원본 자료 후보
- imec D2W hybrid bonding cross-section TEM image (company_press - Company page image, reuse rights not clearly stated - link only, do not embed)
- Intel Foveros Direct 3D technology brief figures (company_press - Intel public PDF, image reuse rights not clearly stated - link only, do not embed)
- TSMC 3DFabric SoIC and CoWoS annual report figures (company_press - Investor relations material, reuse rights not clearly stated - link only, do not embed)
