웨이퍼가 곧 컴퓨터가 될 때 ③: Reticle stitching과 KGD SoW의 두 갈래

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핵심 주장: lithography의 레티클 한계는 wafer-scale을 막는 벽이 아니라, 연결을 전공정에서 해결할지 후공정에서 해결할지 강제하는 분기점이다.

1. 마스크가 작아서 못 만든다는 설명은 절반만 맞다

ASML TWINSCAN NXT:2050i 공식 사양은 최대 노광 필드를 26×33mm, 축소 배율을 4배로 제시한다. 두 수를 곱한 858mm²는 직사각형의 기하 면적이고, 업계가 공정 여유를 포함해 흔히 말하는 reticle급 설계 면적은 약 830mm²다. 이것이 HBM 세대의 대형 GPU와 accelerator가 부딪혀 온 실질적인 단일 노광 경계다.

포토마스크 자체는 웨이퍼 위 회로보다 크게 그린 원판이고 scanner가 축소 투영한다. 따라서 wafer-size mask가 없다는 표현은 부정확하다. 문제는 한 번의 정밀 노광으로 300mm 웨이퍼 전체 회로를 그릴 수 없다는 것이다. 같은 필드를 step-and-scan으로 반복하고, 서로 다른 필드 사이에 기능적 배선을 만들려면 overlay, focus, OPC와 설계 데이터가 경계에서 연속돼야 한다.

보통 다이는 scribe line에서 잘릴 예정이므로 경계를 건너는 신호를 만들 이유가 없다. wafer-scale은 이 전제를 뒤집는다. dicing lane이었던 공간을 통신 seam으로 바꾸거나, 다이를 실제로 잘라 검사한 다음 별도의 배선판에서 다시 연결한다. 이 두 선택이 Cerebras식 stitching과 chiplet SoW다.

2. 경로 A: Cerebras는 84개 필드를 전공정 메시로 봉합한다

Cerebras WSE-3의 Hot Chips 발표에는 84개 die 또는 노광 필드가 배치된다. 각 필드에는 약 10.7k core가 있고 900k core가 활성화된다. 핵심은 다이 사이에 범용 고속 SerDes를 넣는 대신 동일한 2차원 mesh link를 필드 경계 너머로 연장한다는 점이다. 소프트웨어는 84개 패키지가 아니라 하나의 균일한 직사각형 PE 배열을 본다.

Cerebras의 아키텍처 설명은 상부 금속층으로 1mm 미만의 scribe line을 건너며 전체 wafer에서 백만 개가 넘는 병렬 wire가 생긴다고 말한다. source-synchronous parallel interface와 training, auto-correction state machine을 이용해 결함을 보정한다고도 설명한다. wire 수와 효율 비교는 회사 발표지만, 짧은 병렬 연결이 PCB SerDes보다 낮은 에너지와 높은 밀도를 얻는 물리적 방향은 분명하다.

stitching은 단지 두 그림을 맞붙이는 layout 작업이 아니다. 노광 A의 마지막 metal landing과 노광 B의 첫 landing이 overlay 오차 안에서 연결돼야 한다. seam의 저항과 capacitance가 필드 내부 link와 충분히 비슷해야 timing closure가 가능하다. 한 경계가 수백 또는 수천 lane을 공유하면 미세한 systematic offset도 많은 wire를 동시에 위협한다. redundant lane과 훈련 회로가 필요한 이유다.

장점은 경계가 사실상 on-chip wire라는 점이다. bump pitch, ESD clamp, CDR, gearbox와 장거리 equalizer가 필요하지 않거나 훨씬 단순해진다. 단점은 불량 필드를 통째로 바꿔 끼울 수 없다는 점이다. 전공정이 끝난 뒤 84개 필드 중 하나에 결함이 있어도 웨이퍼를 자르지 않으므로 내부 spare와 우회망으로 정상 사양을 만들어야 한다.

3. 경로 B: KGD SoW는 웨이퍼를 한 번 분해한 뒤 다시 만든다

KGD는 known-good die의 약자다. wafer probe에서 logic, SRAM, I/O와 속도 bin을 검사하고 양품으로 판정한 다이만 골라 조립한다. 이 방식의 공정 흐름은 대략 다이 제조, wafer sort, thinning과 dicing, pick-and-place, microbump 또는 hybrid bonding, wafer-scale RDL이나 interposer 연결, underfill과 보강, 최종 테스트 순서다. 완전한 웨이퍼 하나를 살리는 대신 좋은 작은 다이 여러 개를 한 시스템으로 만든다.

Tesla Dojo의 공식 발표는 Training Tile에 5×5 D1 die를 두고 interface processor를 통해 160GB shared DRAM에 연결하는 구조를 설명한다. tile 내부에서 죽은 D1 die 주변으로 route할 수 있고 죽은 processing node는 software가 피한다. 이는 조립 전에 양품을 고르더라도 현장 결함과 링크 문제를 위해 논리적 우회가 여전히 필요하다는 좋은 사례다.

TSMC는 2024년 공식 발표에서 logic-only InFO SoW가 생산 중이라고 밝혔다. 2025년에는 CoWoS 기반 40-reticle급 SoW-X를 2027년 양산 일정으로 제시했지만, 2026년 4월 최신 공식 로드맵은 SoW-X를 2029년 예상으로 명시했다. 최신 일정이 우선이며 과거 자료의 2027년은 당시 목표로만 읽어야 한다.

SoW-X의 매력은 heterogeneous integration이다. 최첨단 logic, I/O die, cache die, HBM, 광 I/O와 전압 조정기를 서로 다른 공정으로 만들 수 있다. 불량 logic die는 조립 전에 제외하고, 한 제품의 공정 문제가 전체 시스템 tape-out을 묶는 위험도 줄일 수 있다. 반면 조립할 die와 접합점이 늘어날수록 placement accuracy, bump yield, repair와 공급망 조율이 어려워진다.

4. 두 경로를 공정 책임으로 비교한다

5. seam을 건너는 wire에서 무엇이 실패하는가

overlay와 open: 두 노광의 상대 위치 오차가 landing margin을 넘으면 연결이 끊긴다. 모든 seam wire를 최소 폭으로 만들기보다 여유 폭, 다중 via와 redundant lane을 두면 면적은 늘지만 복구 가능성이 커진다.

저항과 skew: 경계의 wire 길이와 via stack이 필드 내부와 다르면 source-synchronous link의 데이터와 strobe 도착 시간이 벌어진다. lane training으로 일부 보상할 수 있지만 PVT corner와 aging까지 margin을 잡아야 한다.

반복 오류: stitch cell이 모든 경계에 반복되므로 cell 자체의 layout 오류는 systematic failure가 된다. 일반 random defect 모델보다 design review, mask data preparation과 test structure가 중요하다.

검사 접근성: seam이 정상인지 확인하려면 경계 양쪽에 loopback, pattern generator, error counter와 관측 경로가 필요하다. 외부 probe pin만으로 백만 wire를 직접 측정할 수 없으므로 built-in test가 필수다.

라우팅 용량: 몇 개 lane을 끄고 우회해도 논리 연결은 살아남을 수 있다. 그러나 같은 seam의 다수 lane이 죽으면 bisection bandwidth가 낮아지고 workload placement가 제한된다. 기능 pass와 정격 성능 pass가 다른 이유다.

6. KGD 이후에 새로 생기는 세 가지 수율

첫째는 bond yield다. 다이 하나가 수천에서 수만 개 접점을 사용하면 개별 접점 실패 확률이 매우 낮아도 전체 시스템에는 누적된다. redundancy와 spare lane, 접합 전 표면 검사, post-bond test가 필요하다. 둘째는 placement yield다. 수십 chiplet의 위치와 회전 오차가 범위를 벗어나면 fine-pitch RDL이 연결되지 않는다. 셋째는 wafer-level mechanical yield다. 얇은 대형 interposer와 서로 다른 CTE의 silicon, organic material, copper, underfill이 열 사이클에서 휘고 응력을 만든다.

저장대 DarwinWafer는 64개 22nm SOI Darwin3 chiplet을 300mm silicon interposer에 올린 실측 시제품이다. 연구팀은 chiplet을 KGD로 선별했고 PCBlet, pogo pin, dummy silicon과 분리 가능한 wafer 구조를 사용해 warpage와 접촉 문제를 다뤘다. 약 99.7W 동작에서 34~36°C, 최대 10mV 전압 강하를 보고했다. 이 결과는 특정 neuromorphic workload와 실험 장치의 측정이지 대규모 transformer SoW의 보편적 수치가 아니다.

이 사례가 중요한 이유는 packaging을 단순한 wire 연결로 취급하지 않기 때문이다. wafer가 조금만 휘어도 수많은 전원 접점의 압력이 달라지고 local hot spot과 IR drop이 생긴다. 냉각판이 silicon 전체에 균일하게 닿아야 하며 조립과 교체를 위해 너무 강하게 붙일 수도 없다. electrical design, mechanical design과 test fixture가 한 제품이 된다.

7. 전력과 열은 두 방식의 공통 최종 시험이다

웨이퍼 면적이 크면 평균 열유속은 대형 GPU보다 낮을 수도 있다. 그러나 총전력은 높고 전원전압은 낮으므로 웨이퍼에 전달해야 할 전류가 매우 크다. edge에서만 전원을 넣으면 긴 거리의 저항과 전압 강하가 커지기 때문에 backside 또는 수직 방향으로 많은 접점을 분산시키는 구조가 필요하다. Cerebras는 S-1에서 perpendicular power delivery와 water cooling을 설명한다.

전공정 stitching 방식은 하나의 연속 silicon이어서 die 간 bump 열저항은 없지만 전체 면적의 평탄도와 냉각 접촉을 맞춰야 한다. KGD SoW는 각 die 두께와 underfill, interposer 층이 달라 local thermal resistance가 변할 수 있다. HBM이나 I/O die를 섞으면 power density도 비균일하다. 열팽창으로 seam이나 bump가 받는 피로까지 고려해야 한다.

TSMC는 2025 자료에서 board상의 분리형 power management chip 대비 수직 전력밀도 5배를 목표로 하는 integrated voltage regulator를 SoW 관련 기술로 제시했다. 이것은 제품 실측 전력 개선이 아니라 플랫폼 목표다. SoW-X 일정이 2029년으로 업데이트된 만큼 IVR, HBM과 40-reticle package를 묶은 완성 시스템의 수율과 열 특성은 아직 외부 검증 대상이다.

8. 경제성: wafer cost와 package cost 사이의 줄다리기

monolithic WSI는 동일한 reticle cell을 반복하므로 logic 설계의 규칙성을 활용할 수 있다. 다이를 자르고 개별 package에 넣은 뒤 PCB와 switch로 연결하는 비용도 줄인다. 하지만 전용 mask strategy, seam cell, wafer-size package 장비와 final test가 필요하고, 한 번 탈락할 때 버리는 절대 가치가 크다. foundry와 설계사가 공정 정보를 깊게 공유해야 하므로 진입장벽도 높다.

KGD SoW는 작은 die의 수율곡선을 활용하고 각 기능에 맞는 node를 선택한다. compute die만 최신 공정으로 만들고 I/O와 power die는 성숙 공정을 쓸 수 있다. 설계 재사용과 공급자 다변화에도 유리하다. 반면 die 하나의 가격이 아니라 양품 판정 비용, pick-and-place 시간, 접합 재료, 대형 interposer, rework와 최종 test를 모두 더해야 한다.

TSMC의 40-reticle SoW-X와 14-reticle CoWoS 로드맵은 foundry가 이 경계를 별도 제품군으로 보고 있음을 보여준다. 최신 2026 발표에서 14-reticle CoWoS는 약 10개 대형 compute die와 20개 HBM stack을 통합해 2028년 생산 예정이고, SoW-X는 2029년으로 제시됐다. 숫자는 물리적 통합 목표이며 실제 고객 성능이나 가격은 공개되지 않았다.

9. Contrarian read: 레티클 한계는 기술적 결함이 아니라 좋은 모듈 경계일 수 있다

레티클 한계를 없애야 할 장애물로만 보면 monolithic이 최종 목표처럼 보인다. 그러나 약 830mm² 경계는 제조와 검증 책임을 나누는 유용한 모듈 단위일 수 있다. 각 die를 독립적으로 signoff하고 binning하며 다른 제품에 재사용할 수 있기 때문이다. package link의 비용이 충분히 낮아지면 완전한 stitching이 주는 추가 대역폭보다 KGD와 node mix가 주는 경제적 가치가 더 클 수 있다.

반대로 표준 chiplet 낙관론도 경계해야 한다. die-to-die PHY와 microbump가 늘면 usable silicon area와 전력은 다시 경계에 소비된다. 웨이퍼급으로 커질수록 package 설계가 사실상 새로운 back-end VLSI가 되고, 기존 PCB보다 훨씬 정밀한 EDA와 test가 필요하다. 경계를 모듈화했다고 시스템 복잡성이 사라지는 것이 아니라 소유권이 foundry에서 packaging ecosystem으로 이동한다.

10. 공개되지 않은 것: 공정 비교를 끝내는 데 필요한 데이터

• Cerebras seam의 실제 pitch, lane 수, bit error rate, timing margin과 seam당 redundant lane 비율.
• 필드 내부와 seam link의 에너지 차이, 경계 결함이 bisection bandwidth에 미치는 분포.
• WSE wafer의 전공정 sort, ASE RDL과 최종 package 단계별 수율과 rework 범위.
• Tesla Dojo와 TSMC SoW의 die attach yield, 접합 수, 현장 불량률과 tile 교체 비용.
• TSMC SoW-X의 실제 고객 die 구성, HBM 수, link 표준, 열설계전력과 wafer-level test flow.
• DarwinWafer의 다수 시제품 간 수율과 장시간 신뢰성. 공개 논문은 한 시스템의 측정으로 대량생산 분포를 보여주지 않는다.

출처와 방법

• ASML TWINSCAN NXT:2050i: 26×33mm 최대 노광 필드와 4배 축소.
• Cerebras WSE-3 Hot Chips 발표와 공식 architecture deep dive: 84 field, seam link와 fabric.
• Tesla Dojo Hot Chips 발표: 5×5 KGD tile과 불량 우회.
• TSMC 2024 SoW 발표와 TSMC 2026 공식 로드맵: 생산 상태와 최신 일정.
• DarwinWafer 논문: KGD, 64 chiplet, power, thermal과 mechanical 구현.
• Cerebras 2024 S-1: fab, RDL, 최종 package와 test 공급망.

공식 발표의 일정이 바뀐 경우 가장 최근 자료를 우선했다. link energy, assembly yield와 cost처럼 수치가 공개되지 않은 항목은 구조적 trade-off로만 기술했고 임의 값을 넣지 않았다. DarwinWafer 값은 저자 실측, TSMC 배수와 일정은 회사 발표로 구분했다. 자료 기준일은 2026년 7월 15일이다.