핵심 주장: 웨이퍼 스케일의 본질은 웨이퍼가 크다는 사실이 아니라, 원래 패키지와 보드가 담당하던 시스템 경계를 실리콘이나 웨이퍼급 패키지 안으로 옮긴 데 있다.
1. 먼저 버려야 할 등식: 웨이퍼 레벨은 웨이퍼 스케일이 아니다
반도체 업계에서 wafer-level이라는 표현은 이미 너무 많은 뜻으로 쓰인다. 웨이퍼 상태에서 범프와 몰딩을 한 뒤 개별 칩으로 자르는 WLP도 wafer-level이고, 여러 칩을 웨이퍼 크기 기판에 붙여 한 시스템으로 쓰는 SoW도 wafer-level이다. 하지만 전자는 한 번에 많은 작은 패키지를 만드는 생산 방식이고 후자는 다수 연산 자원을 한 논리 시스템으로 묶는 컴퓨터 구조다. 완성품의 경계가 개별 다이인지 웨이퍼인지가 다르다.
또 하나의 혼동은 big chip이다. 레티클 필드보다 큰 실리콘 인터포저나 여러 다이 모듈은 기존 GPU 패키지보다 훨씬 클 수 있지만 300mm 웨이퍼 전체를 쓰지 않는다. 반대로 랙 안의 수백 가속기를 고속 네트워크로 묶고 하나의 주소 공간처럼 보이게 해도 물리적 연결은 여전히 패키지, PCB와 케이블을 지난다. 시스템 소프트웨어 관점에서는 거대한 컴퓨터여도 제조 관점의 WSI는 아니다.
이 구분이 말장난이 아닌 이유는 수율식이 달라지기 때문이다. 단일 실리콘 방식은 웨이퍼 위 결함을 코어와 링크 단위로 흡수해야 한다. 조립형 SoW는 다이를 먼저 검사해 known-good die만 배치할 수 있지만 마이크로범프, 재배선층, 인터포저와 실장 공정에서 새 불량이 생긴다. 랙 슈퍼노드는 개별 보드를 교체할 수 있는 대신 SerDes, 스위치와 케이블의 전력과 지연을 치른다.
2. 네 가지 계열을 한 표에 놓으면 경쟁 지도가 달라진다
| 계열 | 경계 연결이 생기는 곳 | 결함 처리 단위 | 대표 공개 사례 | 확인된 단계 |
|---|---|---|---|---|
| Monolithic WSI | 전공정 상부 금속층이 노광 필드 사이를 연결 | PE, SRAM 블록, 링크를 우회 | Cerebras WSE-3 | 상용 출하, 시스템 사양 공개 |
| Chiplet System-on-Wafer | InFO 재배선층, 실리콘 인터포저, 범프 | 조립 전 다이 선별, 조립 후 링크 우회 | Tesla Dojo, TSMC SoW, DarwinWafer | 양산 플랫폼 발표부터 실측 연구 시제품까지 혼재 |
| Reticle-plus big chip | 대형 인터포저나 브리지 위 die-to-die 연결 | known-good die와 패키지 수율 관리 | CoWoS 계열 대형 패키지, Zhejiang Big Chip 연구 | 상용 패키지와 논문 제안이 혼재 |
| Rack supernode | 패키지, PCB, 구리 케이블, 광 링크 | 칩, 보드, 트레이를 현장 교체 | Huawei CloudMatrix384 등 | 상용 시스템이나 WSI는 아님 |
3. Cerebras가 특별한 이유: 다이를 조립한 것이 아니라 다이 경계를 없앴다
Cerebras WSE-3는 이 분류에서 가장 좁고 공격적인 첫 번째 계열이다. 회사의 Hot Chips 2024 발표는 300mm 웨이퍼의 사각 유효 영역 안에 84개 노광 필드를 배치하고 필드당 약 1만700개 코어를 둬 90만 활성 코어를 만든 구조를 보여준다. 각 필드는 원래라면 잘라낼 다이지만 상부 금속 배선으로 경계를 가로질러 2차원 메시를 연장한다. 패키지 SerDes를 거치지 않기 때문에 짧고 넓은 병렬 링크를 쓸 수 있다.
WSE-3의 공개 사양은 약 46,225mm², 4조 트랜지스터, 44GB 분산 SRAM, 21PB/s 집계 메모리 대역폭이다. 이 숫자는 거대한 GPU 한 개라는 이미지보다 분산 컴퓨터에 가깝다는 점을 보여준다. 44GB가 하나의 중앙 SRAM 매크로로 붙어 있는 것이 아니라 48KB씩 작은 처리요소 가까이에 분산되고, 라우터가 코어와 함께 반복된다. 따라서 제품의 논리적 원자는 거대 다이가 아니라 복제 가능한 작은 타일이다.
회사의 2024년 S-1은 WSE를 TSMC가 제조하고 ASE가 재배선층 공정을 수행하며 Cerebras가 최종 패키징, 조립과 테스트를 맡는다고 설명한다. 즉 monolithic이라는 말도 포장과 전력 공급이 필요 없다는 뜻은 아니다. 연산 실리콘과 on-wafer fabric이 하나라는 뜻이며, 전원 인가와 냉각, 커넥터, 최종 선별은 별도의 거대한 시스템 공정이다.
4. Tesla와 TSMC의 길: 좋은 다이를 골라 웨이퍼 위에서 다시 컴퓨터로 만든다
Tesla Dojo Training Tile은 자주 Cerebras와 같은 것으로 소개되지만 제조 전략은 다르다. Tesla의 Hot Chips 발표에서 타일은 5×5 배열의 D1 known-good die로 구성된다. 다이를 먼저 검사한 뒤 재배선과 패키징으로 2차원 네트워크를 잇는다. 불량 처리도 죽은 D1 다이 주변으로 소프트웨어가 패킷을 우회하도록 설계됐다. 이는 하나의 전공정 웨이퍼를 살리는 문제가 아니라 검증된 다이를 웨이퍼급 배선판 위에 정확히 배치하고 조립 수율을 지키는 문제다.
TSMC는 2024 기술 심포지엄 자료에서 logic-only InFO 기반 SoW가 이미 생산 중이라고 밝혔다. 2025 공식 자료는 CoWoS 기반 SoW-X를 당시 CoWoS 솔루션의 40배 계산 규모와 2027년 양산 목표로 제시했다. 그러나 2026년 4월 최신 공식 로드맵은 40-reticle SoW-X를 2029년 예상으로 업데이트했다. 따라서 2027년은 과거 목표, 2029년은 현재 기준 일정이며 40배도 실제 애플리케이션 실측이 아니라 회사의 플랫폼 규모 표현이다.
SoW-X가 중요한 이유는 HBM과 서로 다른 공정의 로직을 한 웨이퍼급 시스템에 넣을 수 있기 때문이다. 최첨단 연산 다이, 비교적 오래된 I/O 다이, 전압 조정기와 HBM을 각각 적합한 공정으로 만든 뒤 조립할 수 있다. 반면 다이 간 연결 밀도와 에너지는 같은 실리콘의 상부 금속층을 가로지르는 Cerebras 방식보다 불리할 가능성이 크다. 어느 쪽이 우월한지는 계산 종류, 메모리 용량, 다이 수율, 패키지 수율과 생산량에 따라 달라진다.
5. 중국의 공개 증거: 많다는 인상과 검증된 제품 수는 다르다
중국의 도전을 평가할 때는 기업 홍보, 대학 시제품과 랙 시스템을 분리해야 한다. 가장 구체적인 공식 발표 중 하나는 칭화대 집적회로학원의 12인치 웨이퍼 스케일 AI 시제품이다. 칭화대는 재구성 가능한 AI chiplet을 이용해 중국 내 첫 12인치 시제품을 만들었다고 설명하고, 별도 영문 연구 성과 페이지에서는 성숙 공정으로 구조, on-wafer interconnect와 통합 가능성을 검증했다고 적었다.
그러나 공개 페이지에는 노드, 코어 수, SRAM 용량, 전력, 실측 처리량, 제조 수율과 고객 배치가 없다. 따라서 이 프로젝트는 실물 시제품이 존재한다는 강한 증거이지만 Cerebras와 성능이나 상용성을 비교할 수 있는 증거는 아니다. 칭화대 연구 책임자와 Tsingmicro의 기술 연계가 강하더라도 공식 페이지가 제조 파트너와 제품명을 명시하지 않은 이상 특정 회사의 양산 제품이라고 단정하면 안 된다.
저장대의 DarwinWafer 논문은 다른 의미에서 더 투명하다. 300mm 실리콘 인터포저에 64개의 Darwin3 뉴로모픽 chiplet을 배치했고, 0.8V와 333MHz에서 약 100W, 64TSOPS, 최대 10mV 전압 강하와 34~36°C 동작 온도를 보고했다. 이는 저자들이 제시한 실측 결과다. 다만 22nm SOI로 만든 chiplet을 조립한 neuromorphic 연구 시스템이지 범용 LLM 가속기나 단일 실리콘 WSE는 아니다.
Huawei CloudMatrix384 같은 시스템은 384개 NPU를 고속 패브릭으로 묶은 supernode다. 규모와 통신 구조는 웨이퍼 스케일 연구와 비교할 가치가 있지만, 칩을 자르지 않은 것도 웨이퍼 크기 인터포저에 붙인 것도 아니다. 이를 중국의 wafer-scale chip으로 세면 시장 지도가 과장된다. 엄격한 기준으로 보면 중국에는 유망한 chiplet SoW 시제품과 논문, 특허가 여러 건 있지만 공개 검증된 Cerebras형 상용 monolithic WSI는 아직 확인되지 않는다.
6. 증거의 사다리: 회사 주장, 실측, 추론을 섞지 않는 법
| 등급 | 무엇을 확인할 수 있나 | 확인할 수 없는 것 | 이 연재의 표기 |
|---|---|---|---|
| 상용 출하와 규제 공시 | 공급망, 매출 위험, 제품 구성, 고객 운용 | 공정 수율과 내부 원가의 세부 | 확인된 제품, 미공개 항목 별도 표시 |
| 논문 실측 시제품 | 측정 조건 아래 전력, 온도, 처리량, 신호 품질 | 대량생산성과 고객 경제성 | 실측이라고 표기하고 범위를 유지 |
| 회사 기술 발표 | 목표 구조와 공개 사양 | 독립 재현성과 경쟁 제품 대비 공정한 비교 | 회사 발표 또는 회사 주장 |
| 특허와 방법론 논문 | 해결하려는 문제와 가능한 회로 | 실리콘 구현, 제품 계획, 생산 여부 | 제품 목록에서 제외 |
| 정황 추론 | 인력, 연구 주제, 공급망의 방향 | 계약과 비공개 로드맵 | 추론이라고 명시 |
수치 읽는 법: 면적과 코어 수는 구조를 보여주지만 처리량을 보장하지 않는다. PB/s는 모든 로컬 SRAM 포트의 이론적 집계값일 수 있고, 40배는 패키지 면적이나 계산 자원 목표일 수 있다. 서로 다른 회사의 숫자를 한 차트에 놓으려면 dense와 sparse 연산, 데이터형, 클록, 실제 사용률, 칩과 시스템 전력의 경계를 먼저 맞춰야 한다.
7. Contrarian read: 단일 웨이퍼보다 조립형 SoW가 더 급진적일 수 있다
보통은 다이를 자르지 않는 Cerebras 방식이 가장 미래적으로 보인다. 그러나 산업 확산이라는 관점에서는 chiplet SoW가 더 큰 변화를 만들 수 있다. 최첨단 노드 한 종류에 전체 시스템을 걸지 않고 여러 공급자의 known-good die, HBM과 전원 칩을 조합할 수 있기 때문이다. 파운드리의 독점적 stitching 공정 없이도 OSAT와 패키지 생태계가 참여할 여지가 커진다.
반론도 강하다. 조립 가능한 인터페이스가 표준화될수록 경계마다 PHY, 클록 보상과 테스트 회로가 들어가고 면적과 전력이 늘어난다. 웨이퍼 전체를 컴퓨터로 쓰는 목적이 데이터 이동 거리를 줄이는 것이라면, 다이를 다시 조립하는 방식은 기존 패키지의 문제를 더 큰 크기로 옮길 수도 있다. 그래서 승자는 가장 큰 웨이퍼를 만든 회사가 아니라 경계 비용을 워크로드 가치보다 낮게 유지한 회사가 될 가능성이 크다.
8. 공개되지 않은 것: 사진만으로는 답할 수 없는 질문
- Cerebras는 물리 코어와 활성 코어 수를 공개했지만 최종 출하 가능한 웨이퍼 비율, 패키징 탈락률과 burn-in 탈락률은 공개하지 않았다.
- TSMC는 SoW와 SoW-X의 규모와 일정을 발표했지만 고객별 die 구성, 실제 경계 대역폭, 조립 수율과 시스템 가격은 공개하지 않았다.
- 칭화대 12인치 시제품은 존재와 연구 범위가 확인되지만 공정 노드, 연산 정밀도, 성능, 전력, 수율과 양산 파트너가 공개되지 않았다.
- DarwinWafer 실측은 뉴로모픽 워크로드와 특정 연구 시제품에 해당한다. 동일한 전력과 온도가 transformer 학습 SoW에도 적용된다고 일반화할 수 없다.
- 중국 기업의 특허 출원과 채용은 관심의 증거이지 tape-out이나 고객 출하의 증거가 아니다.
9. 다음 편을 위한 체크리스트
새로운 웨이퍼 스케일 발표를 만나면 제품 사진보다 다음 여덟 항목을 적어보자. 첫째 단일 실리콘인가 조립된 chiplet인가. 둘째 노광 필드는 몇 개인가. 셋째 결함을 어떤 단위로 격리하는가. 넷째 known-good die를 쓸 수 있는가. 다섯째 경계 링크의 물리층은 무엇인가. 여섯째 메모리는 로컬 SRAM, HBM, 외부 메모리 중 어디에 있는가. 일곱째 공개 숫자가 칩, 타일, 시스템 중 어느 범위인가. 여덟째 증거가 출하, 실측, 발표, 특허 중 어디에 있는가. 이 표가 완성돼야 수율과 비용을 논할 수 있다.
출처와 방법
- Cerebras, Hot Chips 2024 WSE-3 발표: 84개 필드, 코어와 메시 구조.
- Cerebras 2024 S-1: 제품 사양, 공급망과 최종 조립 설명.
- Tesla Dojo Hot Chips 발표: 5×5 D1 다이와 라우팅.
- TSMC 2024 Technology Symposium, 2025 공식 자료 및 2026 최신 로드맵: SoW와 SoW-X의 생산 상태와 일정 변경.
- Tsinghua University 2025 research achievement: 12인치 시제품의 공개 범위.
- DarwinWafer 논문: 64-chiplet 연구 시스템의 측정값.
자료 기준일은 2026년 7월 15일이다. 기술 수치는 기업 공식 발표, 규제 제출자료와 저자 논문에서만 인용했고, 기업이 비교 기준을 정한 수치는 회사 주장으로 표시했다. 제품 상태를 확인할 수 없는 보도와 익명 공급망 주장은 경쟁 목록의 근거로 쓰지 않았다.
