웨이퍼가 곧 컴퓨터가 될 때 ⑥: 전력·냉각·warpage

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핵심 주장: 웨이퍼 스케일의 냉각 문제는 뜨거운 칩 위에 큰 물판을 얹는 문제가 아니다. 전류가 들어오는 위치, 열이 빠지는 위치, 실리콘과 보드가 움직이는 방향을 맞추지 못하면 전기·열·기계 failure가 같은 장소에서 시작된다.

1. 27 kW는 칩 TDP가 아니다

Cerebras CS-3 데이터시트는 시스템 크기 16RU와 maximum system power 27 kW를 제시한다. 이 값에는 WSE-3뿐 아니라 전원 변환, 냉각 계통, 메모리와 I/O, 제어부 등 시스템 구성요소가 포함된다. 이를 WSE-3의 TDP라고 쓰면 틀린다.

Cerebras가 이전 세대의 설계 철학을 설명한 회사 기술 글은 processor에 들어가는 전력이 mid-teens kW 수준이라고 기술했다. 이것은 특정 WSE-3 생산품을 독립 측정한 값이 아니라 회사의 과거 설계 설명이다. 세대, workload, voltage와 clock 조건이 다르므로 최신 다이 전력으로 이식할 수 없다.

그래도 전류 규모를 이해하는 민감도에는 쓸 수 있다. 가령 15 kW를 0.8 V rail 하나로 모두 공급한다고 단순 가정하면 I=P/V에 따라 18.75 kA다. 실제 제품은 여러 voltage domain과 변환 단계를 쓰며 모든 전력이 0.8 V rail에 걸리지 않는다. 따라서 18.75 kA는 측정값이 아니라 저전압 고전력 시스템이 왜 수만 암페어급 설계를 논하게 되는지 보여주는 산술 예시다.

2. 옆에서 넣을 수 없으니 면을 통해 넣는다

전류가 커지면 아주 작은 저항도 문제가 된다. 10 kA가 흐르는 경로에 10 micro-ohm이 있으면 ΔV=IR은 0.1 V다. 이것도 제품 측정치가 아니라 민감도다. 1 V 안팎의 logic rail에서 0.1 V 손실은 허용하기 어려우므로 전원 경로를 짧고 넓게 만들고 여러 지점으로 나눠야 한다.

edge connector는 둘레에 제한되고, 웨이퍼 중앙까지 전류를 보내는 lateral path가 길어진다. 그래서 Cerebras S-1은 WSE에 수직인 연결을 통해 power와 water cooling을 제공하는 패키징을 설명한다. 공개 문서는 정확한 bump map과 rail별 current를 보여주지 않지만 방향은 명확하다. 면 전체에 power entry point를 분산해 중앙까지의 path resistance를 줄이는 것이다.

DC IR drop만 해결하면 끝나지 않는다. 수십만 코어의 activity가 동시에 바뀌면 di/dt와 package inductance가 transient droop를 만든다. on-die decap, package capacitor, regulator response, clock gating과 workload scheduling을 함께 설계해야 한다. 어떤 영역에서 결함 코어를 우회해 activity가 몰리면 logical mapping이 power hotspot도 바꿀 수 있다.

전원망의 또 다른 난점은 균일성이다. wafer edge와 center의 path가 다르고, VRM 효율과 온도도 위치에 따라 달라진다. 평균 voltage가 사양 안에 있어도 특정 reticle seam이나 corner에서 margin이 먼저 사라질 수 있다. 그래서 architecture team의 mapping 결과가 PI 해석으로, PI 해석 결과가 compiler의 placement constraint로 되돌아가야 한다.

3. 평균 heat flux가 전부가 아니다

WSE-3의 공개 면적은 약 46,225 mm²다. 앞의 15 kW 가정을 이 면적으로 나누면 평균은 약 0.324 W/mm², 즉 32.4 W/cm²다. 이 역시 WSE-3 실측 열유속이 아니다. 단지 큰 면적에 열원이 분산되면 총 전력이 매우 커도 평균 flux가 생각보다 낮아질 수 있음을 보여준다.

그렇다면 냉각이 쉽다는 결론도 틀리다. wafer 전체가 같은 전력을 쓰지 않고 active region과 inactive spare, memory traffic, seam routing에 따라 hotspot이 움직인다. cold plate가 조금 휘거나 thermal interface 두께가 위치별로 달라지면 접촉 열저항의 편차가 커진다. 평균 coolant 온도가 낮아도 가장 나쁜 지점의 junction temperature가 frequency와 reliability를 제한한다.

Hot Chips 31 WSE 발표는 water-cooled cold plate와 실리콘과 PCB 사이 열팽창 차이를 흡수하는 custom connector를 설명한다. 회사 자료에 따르면 문제를 해결한 핵심은 냉각수 자체보다 넓은 실리콘, connector와 cold plate가 온도 변화 중에도 접촉을 유지하는 package architecture였다.

냉각 loop도 시스템 신뢰성의 일부다. 유량 편차, pressure drop, pump redundancy, corrosion, leak detection과 service procedure가 accelerator availability에 들어온다. 공개된 CS-3 제품 사양은 최종 고객이 보는 전력과 설치 조건을 알려 주지만 cold plate 내부 channel, flow rate, pressure와 thermal resistance map은 공개하지 않는다.

4. warpage는 조립 오차가 아니라 동작 중 변수다

실리콘, 유기 PCB, 금속 cold plate, underfill과 connector는 온도에 따라 서로 다른 비율로 늘어난다. 작은 package에서는 변위가 작아도 200 mm가 넘는 span에서는 누적 displacement가 커진다. 한쪽이 다른 쪽을 붙잡으면 wafer bow, solder와 RDL stress, contact force 변화로 나타난다.

여기서 warpage는 제조 직후 평탄도만 의미하지 않는다. reflow, room temperature, idle, full load와 power cycle을 거치며 형태가 달라진다. cold plate를 강하게 눌러 접촉을 개선하면 brittle silicon과 interconnect에 응력이 늘고, 약하게 누르면 thermal interface gap이 커질 수 있다. mechanical preload 자체가 열 성능과 수율의 trade-off다.

reticle boundary를 건너는 배선도 영향을 받는다. silicon 내부 metal은 연속적이어도 wafer와 package의 상대 이동이 connector와 RDL에 집중되면 edge lane과 power contact가 먼저 약해질 수 있다. 전기적 redundancy만으로는 crack, delamination과 반복 피로를 모두 우회할 수 없다. 신뢰성 모델에 온도 cycle과 mechanical strain을 함께 넣어야 한다.

5. DarwinWafer가 보여준 다른 전력 등급의 해법

DarwinWafer 논문은 300 mm silicon interposer에 64개의 Darwin3 chiplet을 올린 neuromorphic system-on-wafer를 보고한다. 각 chiplet은 22 nm SOI 공정으로 만들어졌고, 전체 시스템은 333 MHz와 0.8 V에서 약 100 W, peak 64 TSOPS와 4.9 pJ/SOP를 제시한다. 이 값은 저자 측 실측과 계산이며 범용 AI training accelerator와 직접 비교할 수 없다.

전력과 열 결과가 특히 유용하다. 논문은 약 99.7 W 조건에서 최대 10 mV supply droop, wafer surface 34~36°C의 균일한 thermal profile을 보고한다. Cerebras의 kW급 상업 시스템과 등급은 다르지만 wafer-level PI와 thermal closure를 실제 hardware에서 보여 준 공개 사례다.

기계 설계도 다르다. 연구팀은 I/O를 작은 PCBlet으로 fan-out하고 compliant pogo pin을 사용해 wafer를 board에 탈착할 수 있게 했다. dummy silicon과 구조 보강을 포함한 warpage-tolerant assembly를 제안했다. 이것은 solder로 영구 접합한 거대 monolithic package와 달리 contact compliance와 reworkability를 우선한 선택이다.

두 접근을 우열로 단순화하면 안 된다. Cerebras는 높은 계산 밀도와 상업 시스템 통합을 위해 proprietary package와 수랭을 택했고, DarwinWafer는 64개 known-good chiplet과 약 100 W neuromorphic workload에 맞춰 demountable interposer assembly를 택했다. workload, power density와 생산량이 다르면 최적 package도 달라진다.

6. TSMC SoW-X가 전력 전달을 전면에 둔 이유

TSMC 2025 Technology Symposium 자료는 chip-on-wafer SoW-X와 integrated voltage regulator를 로드맵에 포함하고, 5배 vertical power density를 회사 목표로 제시했다. 이는 독립 검증된 양산 결과가 아니라 foundry roadmap이다.

그래도 방향은 중요하다. chiplet을 wafer 단위로 늘릴수록 board edge의 regulator에서 긴 경로로 전류를 공급하기보다 load 가까이에서 voltage를 낮추는 것이 유리하다. 반면 regulator를 package 안쪽으로 옮기면 regulator heat, magnetic component, switching noise와 repairability가 새 문제가 된다. power delivery가 packaging option이 아니라 architecture option이 되는 이유다.

전력과 cooling roadmap은 반드시 함께 읽어야 한다. 더 높은 vertical current density가 가능해져도 열을 같은 면으로 빼야 한다면 구조가 충돌할 수 있다. 전력 contact, signal escape, coolant channel과 mechanical support가 같은 면적을 경쟁한다. SoW의 진입장벽은 이 네 배치를 동시에 닫는 co-design database에 있다.

7. 공개되지 않은 것

WSE-3 die의 workload별 TDP, rail별 voltage와 current, VRM topology, transient droop, on-wafer decap 용량, center-to-edge temperature gradient, cold plate thermal resistance와 coolant 조건은 공개되지 않았다. 27 kW에서 WSE, MemoryX, pump, fan과 conversion loss가 차지하는 비중도 알 수 없다.

package yield, connector contact resistance 분포, preload window, warpage specification, thermal cycle 후 RDL·contact failure rate와 field leak rate 역시 공개 자료에 없다. 따라서 이 글은 27 kW를 칩 전력으로 나누거나 알려지지 않은 die temperature를 추정하지 않는다. DarwinWafer의 10 mV와 34~36°C는 해당 논문의 약 100 W setup에 한정한다.

Contrarian read: 넓은 웨이퍼는 오히려 냉각하기 쉬울 수 있다

내 논지의 반대편에는 설득력 있는 주장이 있다. 총 전력은 크지만 열원이 46,225 mm²에 분산되면 작은 hotspot die보다 평균 heat flux가 낮을 수 있고, 넓은 cold plate는 채널을 병렬화하기 쉽다. workload가 sparse하거나 항상 모든 코어를 켜지 않는다면 실제 thermal limit은 27 kW nameplate보다 훨씬 느슨할 수 있다.

이 시나리오에서는 냉각보다 전원 변환 효율, facility water, serviceability와 total system cost가 먼저 제품 채택을 막는다. 반대로 모델이 특정 영역에 activity를 집중시키고 defect-aware routing이 hotspot을 만들며 power cycle이 반복되면 평균 flux의 장점은 사라진다. 내 결론을 검증하려면 die 평균 온도가 아니라 spatial·temporal hotspot, pump power, contact resistance drift와 thermal cycle survival을 봐야 한다.

Korean Lens: 부품보다 공동 해석 데이터가 희소하다

한국 공급망은 HBM 적층, substrate, thermal interface material, cold plate, 전원 module과 test에서 참여할 여지가 있다. 그러나 wafer-scale 고객은 부품 단품의 catalog spec보다 200 mm가 넘는 구조물에서의 bow, contact pressure, coolant와 workload power map을 함께 요구한다.

현실적인 진입점은 대형 monolithic WSE를 바로 만드는 것보다 chiplet-on-wafer test vehicle에서 PI·thermal·mechanical model을 교정하는 일이다. 100 W급 연구 시제품과 kW급 상업 시스템 사이에는 큰 간극이 있다. 그 간극을 채우는 accelerated thermal cycle, high-current fixture, in-situ strain·temperature sensing 데이터가 장비나 소재 자체보다 오래 남는 자산이 될 수 있다.

실무 적용 한 줄

Sources

• Cerebras, CS-3 system data sheet (제품 공개 사양)
• Cerebras, Form S-1 filed in 2024 (발행사 공시)
• Cerebras, WSE at Hot Chips 31 (기술 발표)
• Cerebras, Wafer Scale Processors: The Time Has Come (회사 기술 설명)
• Zhu et al., DarwinWafer (연구팀 논문과 실측)
• TSMC, 2025 Technology Symposium (foundry roadmap)