korean
한국 반도체 기업 Top 20은 어디인가요? 매출, 기술력, 시장 포지션 총정리
한국은 메모리 반도체에서 세계를 지배하고 있지만, 그 이면에는 파운드리, 패키징, 팹리스, 설계 서비스 등 다양한 기업들이 반도체 생태계를 구성하고 있습니다. 이 글에서는 2024년 매출 기준으로 한국 반도체 기업 Top 20을 정리합니다. 1. 삼성전자 반도체 (Samsung...
korean
![[Synopsys 무료 웨비나] AI 칩 검증, RTL 시뮬레이션으로는 안 되는 이유: 리벨리온·Synopsys HAV Success Story](https://storage.ghost.io/c/e0/1d/e01dab3f-8599-4f20-85b3-3b2507a10672/content/images/size/w600/2026/04/-------------2.png)
korean
[Synopsys 무료 웨비나] AI 칩 검증, RTL 시뮬레이션으로는 안 되는 이유: 리벨리온·Synopsys HAV Success Story
Synopsys에서 정말 오랜만에 무료 Webinar를 합니다. 주제는 요즘 가장 핫한 HAV. 일단 신청하시고, 일하면서 들어보시지요 😄 시뮬레이션이 끝나려면 멀었다. 근데 Tape-out 일정은 다가온다. 칩 설계를 해본 사람이라면 한 번쯤 이런 경험이 있을 거다. 집을 못...
korean
오사카, 교토 여행 🇯🇵 로쿠 교토 후기
2026년 3월 28일 토요일. 교토에 왔습니다. 🇯🇵 인천공항 - 오사카 간사이 공항 경로였습니다. 탑승 전에 마티나 라운지에서 간단히 커피랑 아침 식사 했습니다. 오전 6시였음에도, 80%정도는 자리에 사람들이 있었고, 대부분 성인들이라 조용히 먹을 수 있었습니다. 해외여행...
korean
재고 관리란? 불확실한 수요 앞에서 최적 주문량을 결정하는 방법
"얼마나 준비해놔야 하나요?" 재고 관리 (나의 경우, 제품의 라이센스 관리) 업무를 하다 보면 가장 자주 듣는 질문이다. 내가 있는 SW 분야는 라이센스가 있어야 유료 Program을 실행 할 수 있다. 이는 매우 비싸기 때문에 필요 수량만 보유하는 것이 효율적이다. 과제...
korean
Verilog(.v)와 SystemVerilog(.sv) 파일이란 무엇인가요?
Verilog(.v)와 SystemVerilog(.sv)는 반도체 설계에서 가장 널리 사용되는 HDL(Hardware Description Language) 파일입니다. RTL 설계부터 gate-level netlist까지, 설계 flow 전반에서 사용됩니다. 이 글에서는 두...
korean
VHDL(.vhd)과 EDIF(.edif) 파일이란 무엇인가요?
VHDL과 EDIF는 Verilog만큼 자주 접하지는 않지만, 특정 분야와 legacy design에서 여전히 사용되는 중요한 format입니다. VHDL은 항공/군사 분야에서 선호되며, EDIF는 tool 간 netlist 교환에 사용됩니다. VHDL(.vhd)의 기본 구조...
korean
SDC(.sdc) 파일이란 무엇인가요?
SDC(Synopsys Design Constraints)는 timing constraint를 기술하는 업계 표준 파일입니다. Clock 정의, IO timing, design rule 등을 TCL 문법으로 작성하며, synthesis부터 STA sign-off까지 동일한...
korean
AOCV(.aocvm)와 POCV(.pocvm) 파일이란 무엇인가요?
AOCV와 POCV 파일은 On-Chip Variation을 모델링하는 derate 정보를 담습니다. Flat OCV (set_timing_derate)의 과도한 pessimism을 줄이기 위해 사용되며, sign-off STA의 정확도를 높입니다. AOCV...
korean
Liberty 파일(.lib/.db)이란 무엇인가요? RTL-to-GDS 파일 가이드
Liberty(.lib)는 standard cell의 timing, power, area 정보를 담은 라이브러리 파일입니다. Synthesis tool이 cell을 선택하고, STA tool이 delay를 계산하는 데 사용합니다. .db는 .lib의 바이너리 컴파일 버전입니다....
korean
SDF(.sdf) 파일이란 무엇인가요?
SDF(Standard Delay Format)는 gate-level netlist의 cell delay와 net delay를 기술하는 파일입니다. Gate-level simulation에서 timing을 반영하기 위해 사용되며, STA tool이 생성합니다. 자세한 문법은...
korean
SPEF(.spef) 파일이란 무엇인가요?
SPEF(Standard Parasitic Exchange Format)는 layout에서 추출한 기생 R(저항)과 C(용량) 값을 담는 표준 파일입니다. STA tool이 SPEF를 읽어 net delay를 계산하며, timing 분석의 정확도를 결정하는 핵심 입력입니다....
korean
LEF(.lef) 파일이란 무엇인가요? RTL-to-GDS 파일 가이드
LEF(Library Exchange Format)는 standard cell과 macro의 추상 정보, 그리고 공정의 metal layer 정보를 담는 파일입니다. P&R tool이 cell의 내부 layout을 몰라도 배치와 routing을 수행할 수 있도록, 필요한 정보만...