왜 지금 224G인가 — 1.6T와 NVLink 5의 공통 분모
AI 학습·추론 클러스터의 east-west 트래픽이 폭증하면서, 서버 NIC와 스위치 ASIC, 그리고 가속기 간 인터커넥트의 채널당 데이터레이트가 112Gb/s에서 224Gb/s로 빠르게 이동하고 있다. 800G 이더넷이 본격 양산에 진입한 시점에 이미 다음 세대인 1.6T 이더넷이 시야에 들어왔고, 1.6T를 8개 lane으로 구현하기 위해서는 lane당 224Gb/s가 사실상 필수다.
패브릭 측면만 압박이 있는 것이 아니다. NVIDIA NVLink 5세대는 GPU당 1.8TB/s급의 양방향 대역을, AMD Infinity Fabric도 비슷한 방향으로 확장 중이다. 양 진영 모두 차세대 SerDes를 핵심 building block으로 채택하고 있고, OIF CEI-224G 표준화도 LR(Long Reach), MR(Medium Reach), VSR(Very Short Reach), XSR 모드별로 빠르게 정리되고 있다. CPO와 OIO 같은 광 IO도 첫 세대부터 채널당 100Gb/s 이상이 디폴트라, 224G PAM-4 PHY가 그 옆에 그대로 들어간다.
결국 이 세대 SerDes를 누가 안정적으로 양산하느냐가, 향후 2-3년의 AI 인프라 구축 속도를 결정한다. PHY는 더 이상 “조용한 IP”가 아니라 시스템 레벨의 병목이 됐다.
기술의 실체 — PAM-4 112GBaud, ADC 기반 DSP 수신기
224Gb/s를 NRZ(2-level)로 직접 보내면 baud rate가 그대로 224GBaud, Nyquist 주파수 112GHz가 된다. 현재 공정과 채널 기술로는 사실상 불가능하다. 그래서 채택된 변조가 PAM-4다. 한 심볼에 2비트를 싣고 4개의 진폭 레벨을 사용해, baud rate는 112GBaud, Nyquist 56GHz까지 떨어진다.
대신 잃는 것이 있다. NRZ 대비 PAM-4는 SNR 측면에서 약 9.5dB의 페널티를 떠안는다. 4개 레벨 사이의 전압 마진(eye opening)이 1/3로 줄기 때문이다. 그 SNR 손실을 메우기 위해 DSP·FEC·등화 회로가 같이 따라온다.
- TX: 7-8 bit 해상도의 DAC, FFE pre-emphasis 5-7탭, 56GHz급 클록 생성과 분배
- RX: 56GS/s급으로 시간 인터리빙된 ADC(약 8-bit), CTLE, FFE/DFE, MLSE 시퀀스 검출, baud-rate CDR
- FEC: 이더넷의 KP4 RS(544,514) 위에 inner FEC를 추가한 concatenated 구조가 LR에서 표준화 중
이 정도 베이스라인이 갖춰져야 lane당 224G에서 BER 1e-15급의 post-FEC 신뢰도를 확보할 수 있다. 2010년대의 SerDes가 mostly-analog 구조였다면, 이 세대는 사실상 RF 프론트엔드 + 미니 DSP SoC에 가깝다. 디지털 백엔드와 시그널 인테그리티 팀이 같은 회의실에 앉아야 닫히는 IP가 됐다.
왜 어려운가 — 채널·지터·전력의 동시 한계
모든 어려움이 한 줄로 표현된다. 채널은 잃고, jitter는 줄고, power는 같이 줄어야 한다. 세 축 모두 동시에 한계에 가깝고, 어느 한 축을 풀어주면 다른 축이 깨진다.
채널 손실: 1.6T 이더넷 LR 채널은 backplane + 두 개의 connector + 케이블 어셈블리까지 묶이면 Nyquist 56GHz에서 -40dB 이상 손실이 일반적이다. -45dB까지 견디는 수신기를 만들기 위해 DFE 탭은 16-32탭 이상으로 늘어나고, MLSE 시퀀스 길이도 함께 늘어난다. 채널 등화의 무게중심이 analog DFE에서 digital FFE/MLSE 쪽으로 더 이동한다.
지터 버짓: PAM-4 레벨 간 마진이 좁기 때문에, RJ(random jitter)는 sub-100fs RMS급이 요구된다. 클록 분배의 서플라이 노이즈, 패키지 via stub, on-die PDN 임피던스 모두 jitter로 환산되어 들어온다. SI/PI 팀이 SerDes 하나에 패키지 시뮬레이션 수 주를 쓰는 이유고, 5nm 이하 노드에서도 디커플링 캡과 PDN 임피던스 타깃이 새로 정의되는 영역이다.
전력: 112G의 일반적 power efficiency는 약 5-7pJ/bit. 224G에서도 비슷하거나 더 낮은 수치를 요구받는다. 단순 산술로 채널당 약 1W 안팎. 스위치 ASIC 하나에 256-512 lane이 들어가는 시대라, SerDes만으로 수백 W를 차지한다. 56GS/s급 ADC를 SAR + pipeline 하이브리드로 짜고, FFE/DFE를 mostly-digital로 옮기면서도 power를 잡는 일이 사실상 이 세대의 핵심 R&D다.
EDA 측면도 만만치 않다. on-die 패시브, 패키지, PCB까지 묶어 EM 시뮬레이션을 해야 마진이 잡히고, jitter sign-off는 SPICE-level Monte Carlo가 필수가 된다. 5nm 이하 공정이 사실상 entry ticket인 이유는 트랜지스터 ft가 200-300GHz급은 되어야 56GHz Nyquist를 다룰 만한 마진이 생기기 때문이다.
누가 잘하고 있나 — IP 비즈니스가 “몇 안 되는 게임”이 된 이유
IP 비즈니스 관점에서 224G SerDes 시장은 이미 “몇 안 되는 회사들의 게임”이 됐다. 진입 장벽이 너무 높아 새 플레이어가 들어오기 힘든 영역이다. 공개된 자료 기준 주요 축은 다음과 같다.
- Synopsys, Cadence: 대형 EDA 벤더가 자체 PHY IP까지 통합 제공. 5nm·4nm·3nm 노드별로 silicon-proven 224G IP 보유 보도가 잇따른다.
- Alphawave Semi, Credo, Rambus: SerDes 특화 IP 하우스. Alphawave는 영국·캐나다 기반, Credo는 데이터센터 케이블·리타이머·active electrical cable까지 같이 한다.
- Marvell, Broadcom: 자체 ASIC 안에 자사 SerDes를 집적. Tomahawk 5/6, Teralynx 같은 스위치 ASIC 라인업이 224G 채널을 시장에 푸는 주체다.
- NVIDIA·AMD: NVLink·Infinity Fabric용 SerDes를 사실상 in-house로 보유. 외부 IP를 안 쓰는 영역이 점점 넓어지는 흐름이다.
차이는 단순히 “되느냐 안 되느냐”가 아니다. 같은 224G라도 LR -40dB 채널을 잡느냐, VSR 10dB 채널만 지원하느냐, BER margin이 어느 정도냐, KP4 FEC 단독으로 가능한가 inner FEC가 필요한가에 따라 가치가 크게 달라진다. silicon-proven test chip이 양산 시기에 6-12개월 앞서면, 그것만으로 customer를 가져온다.
Korea 시각 — 파운드리 IP·AI ASIC·SI/PI 모두 직접 영향권
한국에서 224G SerDes의 영향은 세 갈래로 나뉜다.
파운드리 IP 생태계: 삼성 파운드리는 SF4·SF3에서 자체 224G PHY를 확보하지 못하면, 데이터센터 ASIC 고객을 사실상 잃는다. 기본 IP를 외부 IP 하우스에 맡기더라도, 파운드리가 reference design과 PDN/PCB 가이드, sign-off 플로우를 함께 묶어 제공해야 customer가 들어온다. TSMC가 N3·N3P에서 224G silicon-proven을 일찍 띄운 것이 reference 격이다.
AI ASIC·NPU 회사: 리벨리온·퓨리오사·SAPEON 같은 국내 AI 가속기 설계사는 칩렛 시대로 가면 D2D는 UCIe 기반, 외부 IO는 100G-224G PAM-4가 사실상 필수가 된다. 자체 SerDes 설계는 비용·리스크 측면에서 부담이라, 외부 IP 라이선스 + 자체 SI/PI 팀 강화가 현실적 경로다. SI/PI/Thermal 팀의 처우와 채용 수요가 빠르게 올라가는 이유 중 하나가 이 흐름이다.
패키지·보드 어셈블리: 56GHz Nyquist 신호를 다루는 PCB·커넥터·케이블 어셈블리는 한국 EMS·서브시스템 업체에도 새로운 수요를 만든다. low-loss laminate, twinax cable, near-package retimer, 그리고 패키지 substrate에서 글래스 코어 같은 옵션이 그 자리다.
구조적 강점은 메모리·SoC를 양쪽 다 잡고 있다는 점, 약점은 SerDes·아날로그 IP의 기축 R&D가 여전히 미국·유럽 중심이고 한국 내 senior PHY 설계 풀이 두텁지 않다는 점이다.
6-12개월 watch points
앞으로 6-12개월 안에 짚어볼 milestone은 다음 다섯 가지다.
- IEEE 802.3df / 802.3dj 1.6T 이더넷 표준 비준 진행 상황과, 첫 1.6T 스위치 실리콘의 양산 발표 시점.
- OIF CEI-224G-LR 인터롭 결과 — 다수 벤더의 silicon이 같은 backplane에서 BER 마진을 맞추는지가 첫 검증 포인트.
- PCIe 7.0 spec(128GT/s) 확정과 PAM-4 채택 디테일. PCIe가 224G PAM-4 경로로 가면 일반 서버 보드까지 PAM-4가 침투한다.
- NVIDIA·AMD 차세대 인터커넥트: NVLink·Infinity Fabric의 다음 세대에서 lane당 200G+ 적용 확정과 power efficiency 공개치.
- CPO 1.6T 모듈: 224G PAM-4 SerDes를 광 엔진과 묶은 첫 양산 제품의 발표 — 스위치 ASIC 옆에 광 엔진이 직접 붙는 시점이 패키지 측면 변곡점이다.
FAQ — 자주 받는 세 가지 질문
Q. PAM-4 말고 PAM-6/PAM-8은 안 가나?
레벨이 더 늘면 SNR 페널티가 더 커진다. 동일 채널 손실에서 PAM-6은 PAM-4 대비 또 한 번 마진을 잃기 때문에, 표준화는 PAM-4 224G를 1.6T까지 끌고 가는 방향으로 정리되는 분위기다. PAM-6/PAM-8은 OIO·CPO 같은 단거리 광 IO에서 일부 검토되는 수준이다.
Q. NRZ로 224G는 정말 불가능한가?
copper 채널에서는 사실상 불가능하다. 224GBaud NRZ는 Nyquist 112GHz로, 현재 가용한 패키지·PCB·커넥터 모두 그 대역을 받치지 못한다. 광 도메인에서도 NRZ 224G는 디바이스 대역폭과 전력 효율 측면에서 PAM-4 대비 매력이 떨어진다.
Q. 순수 analog SerDes로 224G가 가능한가?
80-100G 이상부터는 ADC 기반 DSP 수신기가 사실상 표준이다. analog DFE만으로는 -30dB 이상 채널을 잡기 어렵고, MLSE·long-tap FFE·복잡한 적응 알고리즘을 돌리려면 디지털 도메인이 필수다. 그래서 이 세대 SerDes는 사실상 mixed-signal SoC의 한 종류로 보는 편이 맞다.
