3D DRAM이란? DRAM 미세화 한계를 넘는 수직 채널·셀 어레이 적층

왜 지금 3D DRAM인가

2025년을 지나며 DRAM 산업은 평면 미세화의 끝자락에 들어섰다. 1a(약 14nm급), 1b, 1c(약 10nm급) 노드까지 도달한 지금, 셀 캐퍼시터의 종횡비는 100:1을 넘어섰고 워드라인 저항·비트라인 커플링·리프레시 시간 모두 한계까지 밀려 있다. 다음 노드인 1γ에서 EUV 멀티패터닝과 새 하이-k 유전체로 한 단계 더 짜낼 수는 있지만, 그 이후 6F² 평면 셀로 진전할 수 있는 길은 사실상 사라진다.

같은 시기에 HBM·CXL·온디바이스 LLM 수요가 폭증하며 단위 면적당 비트 밀도와 대역폭을 동시에 끌어올려야 한다는 산업 압력이 가중됐다. NAND가 2013년 V-NAND 발표 이후 평면을 버리고 수직으로 간 것처럼, DRAM도 셀 자체를 수직으로 세우거나 셀 어레이를 적층하는 방향이 불가피해졌다. 공개 자료에서 이 흐름을 통칭해 3D DRAM이라 부른다.

현장에서 보면 흥미로운 지점은, 3D DRAM은 단일 기술 점프가 아니라 4F² 셀 → 페리 분리 본딩 → 셀 어레이 적층의 다단계 로드맵이라는 것이다. 그래서 어떤 단계가 어느 노드에 들어오는지가 향후 5년 메모리 capex의 주요 변수다.

기술의 실체 — VCAT, 4F², 그리고 진짜 3D

공개된 VLSI 심포지엄·IEDM 논문과 장비사 IR 자료를 종합하면, 3D DRAM은 대체로 세 단계 로드맵으로 정리된다.

• 1단계 — 4F² VCAT 셀: 기존 6F² 평면 셀의 액세스 트랜지스터를 수직으로 세운다. 채널이 비트라인과 캐퍼시터 사이를 수직으로 잇는 Vertical Channel Array Transistor(VCAT) 구조이며, 셀 면적이 6F²에서 4F²로 축소된다. 같은 design rule에서 셀 밀도 약 1.3~1.5배 향상이 기대된다.
• 2단계 — 페리 분리·웨이퍼 본딩: 워드라인 디코더·센스앰프 등 주변 회로를 별도 웨이퍼에 만든 뒤 하이브리드 본딩으로 셀 어레이 웨이퍼와 합친다. 3D NAND의 CuA(CMOS under Array)·CoP(CMOS on Periph) 구조와 같은 발상으로, 셀 면적을 거의 100% 활용할 수 있다.
• 3단계 — 셀 어레이 적층: 셀 어레이 자체를 수직으로 여러 층 쌓는 진짜 3D 단계. 발표된 컨셉은 워드라인을 수평 plate로 두고 채널을 수직으로 펼치는 형태(Lateral channel + Vertical capacitor)와, NAND처럼 채널을 수직 기둥으로 만드는 형태(Vertical channel + Lateral capacitor)가 경쟁한다.

1단계는 기존 DRAM 라인의 incremental upgrade에 가깝고, 2단계는 HBM 베이스 다이의 본딩 노하우와 결이 같다. 3단계가 본격적으로 NAND-like 적층의 영역으로 들어오는 지점이며, 양산 시점은 회사별로 2027~2030 사이로 추정된다.

왜 어려운가 — 캐퍼시터·누설·본딩

3D DRAM이 NAND처럼 매끈하게 가지 못하는 이유는 DRAM 셀이 가진 본질적 제약 때문이다.

첫째, 캐퍼시터다. NAND는 charge trap층에 전하를 가두지만, DRAM 셀은 약 10fF급 정전용량을 유지해야 한다. 평면 DRAM이 100:1 종횡비 trench와 ZAZ(ZrO₂/Al₂O₃/ZrO₂) 같은 고-k 유전체로 겨우 버틴 이유다. 3D 적층 단계에서는 lateral 방향으로 캐퍼시터를 만들거나 강유전체(HfZrOx) 기반 새로운 유전체가 후보로 거론된다. 어느 쪽도 양산 검증된 길이 아니다.

둘째, 누설·리프레시다. 수직 채널 트랜지스터는 게이트 길이 단축·이동도 변화·도핑 균일성 문제를 동반한다. DRAM은 리프레시 주기 안에 셀 데이터를 유지해야 하므로 sub-threshold leakage·junction leakage가 NAND보다 훨씬 민감하다. 학계 발표 기반으로 보면, 초기 3D DRAM 셀에서 기존 64ms tREFI를 만족하기 위해서는 셀 설계와 컨트롤러 측 ECC·refresh 보강이 동시에 들어가야 할 것으로 가정된다.

셋째, 하이브리드 본딩 통합이다. 페리 분리 단계부터 cell wafer와 logic wafer를 wafer-to-wafer 또는 die-to-wafer로 본딩해야 한다. 서브 100nm 본딩 정렬, Cu pad CMP 평탄도, 본딩 후 어닐 시 cell array에 가해지는 stress까지 — 모두 HBM4 base die에서 익숙해진 숙제이지만, DRAM 어레이에 직접 가하는 첫 사례라는 점에서 yield learning은 처음부터 다시 쌓아야 한다.

누가 잘하고 있나

공개된 발표·로드맵 기준으로 정리하면 다음과 같다. 모두 보도·논문 기반이며 양산 일정은 회사 공식 발표가 아닌 한 추정치임을 전제한다.

• Samsung: 4F² VCAT 셀 컨셉을 IEDM·VLSI 심포지엄 발표에서 수년간 다듬어 왔고, 향후 노드를 3D DRAM으로 전환하는 그림을 시사한 바 있다. 자체 EUV·하이브리드 본딩 역량이 있고 3D NAND에서 400단대 적층 경험이 있다.
• SK hynix: HBM에서 base die·TSV·MR-MUF 노하우가 누적돼 있고, 3D DRAM 파일럿을 준비 중이라는 보도가 이어진다. HBM4 base die 커스텀화로 logic-DRAM hybrid 통합 경험을 먼저 쌓는 형태다.
• Micron: 1γ 노드부터 EUV 전면 적용을 발표했고, 3D DRAM 자체 로드맵은 아직 보수적이지만 DRAM 단독 EUV 공정에서는 격차를 좁혀온 위치다.
• CXMT: 1z급 DDR5·LPDDR5 양산 단계, EUV 부재로 3D 전환 진입 시점은 한국 기업보다 2~3년 뒤로 추정된다.
• 장비 측: high aspect ratio etch에서 Lam Research·Applied Materials, ALD에서 ASM International·TEL, 본딩에서 EV Group·SUSS MicroTec, EUV에서 ASML이 핵심 위치다. 3D DRAM 매출을 IR에서 별도 항목으로 언급하는 회사가 점차 늘고 있다.

Korea 시각 — 강점·약점·시간 압박

한국 메모리의 구조적 강점은 3D DRAM에서도 유효하지만, 약점도 그대로 따라붙는다.

강점은 분명하다. 3D NAND에서 누적된 high aspect ratio etch·multi-layer deposition·deep contact 모듈 노하우가 그대로 이전 가능하고, HBM에서 hybrid bonding·base die 커스텀 설계 경험이 logic-on-DRAM 적층에 직결된다. Samsung은 첨단 logic 파운드리, SK hynix는 HBM 베이스 다이 설계 자산을 동시에 갖고 있어 cell+logic 통합 단계에서 글로벌하게 드문 포지션을 가진다.

약점은 두 갈래다. 첫째, EUV·high aspect ratio etch 장비, 강유전체·고-k 신소재까지 핵심 공정 도구가 외산에 절대 의존한다. 3D DRAM은 평면 DRAM보다 장비·소재 의존이 더 깊어진다. 둘째, 전환 비용이다. 3D NAND 전환 당시 Samsung·SK hynix는 약 5년 동안 capex intensity가 높아진 시기를 견뎠다. 같은 패턴이 DRAM에서 반복되면 capex intensity가 다시 30%대 후반으로 밀릴 가능성이 있고, 그 시기 동안 마진은 사이클 변동에 더 민감해진다.

또 하나의 변수는 시간 압박이다. Micron이 1γ에서 EUV를 전면 적용하면서 단독 평면 DRAM 격차는 좁아졌고, 3D DRAM 진입 타이밍에 따라 한국 두 업체의 우위 폭이 다시 갈릴 수 있다.

Watch points — 6~12개월 milestone

• IEDM 2026·VLSI Symposium 2026: Samsung·SK hynix·Micron의 4F² VCAT 또는 적층 셀 시연 데이터(셀 사이즈, 리프레시 마진, ECC 가정)
• Applied Materials·Lam Research IR: 3D DRAM 전용 장비 매출 가이던스 또는 backlog 별도 공시 여부
• Samsung 평택 P4·SK hynix M16 후속 라인 capex 공시: 1γ 또는 3D DRAM 전용 라인 표시 여부
• Micron 1γ EUV 양산 ramp: 한국 두 업체와의 노드 격차 변화, EUV 도입 속도
• CXMT 1β/1γ 진입 보도: 중국 변수 가속도, EUV 우회 양산 가능성 점검

FAQ — 자주 헷갈리는 지점

• 3D DRAM은 3D NAND처럼 100단 이상 쌓이게 되나? 캐퍼시터 제약 때문에 NAND처럼 빠른 적층은 어렵다. 초기에는 몇 개 layer 수준에서 시작해 점진 확장이 현실적인 시나리오로 거론된다.
• HBM과 3D DRAM은 같은 건가? 다르다. HBM은 평면 DRAM 다이를 TSV·하이브리드 본딩으로 쌓는 패키지 기술이고, 3D DRAM은 셀·트랜지스터 자체를 수직화하는 공정 기술이다. 다만 두 기술은 결합되어, 차세대 HBM의 다이가 3D DRAM 다이가 될 가능성이 높다.
• PIM과의 관계는? PIM은 베이스 다이·로직 레이어에 연산을 올리는 아키텍처 변화이며, 3D DRAM의 cell+logic 본딩 구조 위에서 더 자연스럽게 구현된다. 3D DRAM은 PIM의 물리적 토대로 작동할 수 있다.
• 4F² 셀이 곧 3D DRAM인가? 엄밀히 말하면 4F² VCAT는 3D DRAM 로드맵의 1단계다. 셀 어레이 적층 단계까지 가야 산업이 부르는 의미의 'true 3D DRAM'이다.