3D NAND String Stacking이란? 채널홀 종횡비의 한계를 deck 분할로 뚫는 layer 경쟁의 backbone

왜 지금 string stacking을 다시 봐야 하는가

2024년 이후 AI 학습·추론 인프라 확산으로 enterprise SSD 수요가 가파르게 회복되면서, NAND 업계는 비트 밀도 경쟁의 새 라운드에 들어섰다. Samsung은 V8·V9를 양산 단계로 끌어올렸고, SK hynix는 321-layer로 업계 최다 layer 타이틀을 가져갔으며, Micron은 232·276-layer 노드를 동시에 가동 중인 것으로 보도된다.

그런데 layer 숫자만 보면 본질을 놓친다. 200층을 넘어가는 순간 NAND 제조의 병목은 채널홀(channel hole) 식각으로 옮겨갔고, 이 한계를 우회하기 위해 거의 모든 제조사가 string stacking — 즉 메모리 셀 stack을 한 번에 쌓지 않고 deck 단위로 분할해 쌓는 기법으로 수렴하고 있다. AI eSSD 수요와 QLC·PLC 도입을 동시에 처리하려면, string stacking을 얼마나 안정적으로 운영하느냐가 곧 cost-per-bit 경쟁력이 된다.

특히 hyperscaler 향 QLC eSSD 비중이 가파르게 늘면서, layer 수만큼이나 die 한 장에서 뽑아낼 수 있는 bit density가 중요해졌다. 그리고 그 die density를 결정하는 핵심 변수가 deck 구성과 peripheral 배치 방식이다.

기술의 실체 — deck 단위 분할 적층

String stacking은 메모리 셀 array를 여러 개의 deck(tier 또는 stack)으로 나눠 순차적으로 쌓는 공정이다. 예를 들어 300-layer NAND를 만들 때, oxide-nitride pair(ON 페어)를 300번 한 번에 증착한 뒤 채널홀을 식각하는 대신, 150층씩 두 deck으로 나눠 1차 deck을 완성한 뒤 그 위에 2차 deck을 같은 절차로 다시 만든다.

핵심은 채널홀의 deck-to-deck 정렬이다. 1차 deck 식각·channel polysilicon·tungsten replacement까지 끝낸 후, 그 위에 ON stack을 다시 쌓고 channel hole을 정확히 같은 좌표에 식각해 channel이 연결되도록 만든다. 정렬 오차가 channel CD 마진 안에 들어와야 read disturb·program margin이 유지된다.

• mono-stack: 1개 deck로 끝낸다. Samsung이 V7(176-layer)까지 고수했던 접근이며, 식각 한 번에 다 끝내므로 공정 step은 적지만 종횡비 부담이 커진다.
• dual-stack: 2개 deck로 분할. 현재 업계 다수가 200층 이상에서 사실상 표준으로 채택한 구조다.
• triple-stack 이상: 300-400층 이상에서 검토되는 구조. deck 수가 늘면 식각 마진은 좋아지지만 overlay 누적·공정 step·cycle time 부담이 가파르게 증가한다.

여기에 peripheral CMOS 회로의 배치 방식이 결합된다. Samsung의 CoP(Cell-over-Periphery), Micron의 CuA(CMOS-under-Array), SK hynix의 4D PUC(Periphery-Under-Cell)는 모두 cell array 아래에 peripheral을 깔아 다이 면적을 줄이는 변형이다. 반면 YMTC의 Xtacking과 Kioxia·WD의 CBA(CMOS directly Bonded to Array)는 cell wafer와 peripheral wafer를 따로 제조한 뒤 본딩하는 방식으로, 같은 die 안에서도 peripheral 노드를 별도 최적화할 수 있다.

왜 어려운가 — 종횡비, overlay, WL 저항이 동시에 터진다

String stacking이 어렵다는 표현은 정확히 말하면 한 번에 너무 많은 layer를 식각하면 사실상 불가능하다는 의미다. 200층급 채널홀의 종횡비는 60:1을 훌쩍 넘는 수준으로 알려져 있으며, 이 수준에서는 다음 문제가 동시에 터진다.

• 채널홀 CD 비대칭: top과 bottom의 직경이 달라지면 layer마다 셀 program/erase 특성이 변한다. ICP·RIE 식각 화학(HBr·NF3·C4F8 계열)을 정밀 튜닝해도 종횡비가 더 깊어지면 top opening 보호와 bottom etch rate를 동시에 잡기 점점 어려워진다.
• 틸트(tilt)와 twisting: 깊은 채널홀에서 plasma sheath이 살짝 어긋나면 채널이 휘거나 회전한다. 인접 cell 간 간섭으로 read margin이 떨어지고, 최악의 경우 short 결함으로 die 단위 yield가 무너진다.
• deck-to-deck overlay: 1차 deck 위에 2차 deck channel hole을 정확히 잇기 위해 overlay 마진이 수 nm 수준으로 요구된다. wafer-level metrology와 lithography·deposition 누적 변형을 보정하는 운영 노하우가 핵심이다.
• WL(wordline) sheet resistance: tungsten replacement metal로 WL을 만드는데, layer가 늘수록 WL은 좁고 길어져 RC delay가 늘어난다. 결과적으로 read latency가 길어지고 한 plane에 들어가는 page 수의 효율도 떨어진다. molybdenum·ruthenium 같은 대체 metal 연구가 가속화된 배경이다.
• peripheral 배선과 staircase 면적: 수천 개의 WL과 BL을 die 가장자리로 빼야 하는데, layer가 많아질수록 staircase 영역이 die에서 차지하는 비중이 커진다. CoP·CuA·Xtacking 같은 변형이 등장한 가장 큰 이유다.

현장에서 흔히 부딪히는 문제는 식각 그 자체보다 식각 다음 단계로 누적되는 영향이다. 채널홀이 살짝 휘면 ONO 적층·channel polysilicon 증착·tungsten replacement 모두에서 마진이 줄고, 그 합이 wafer 전체로 보면 die 수율 cliff로 나타난다. NAND 라인이 신규 노드 ramp에서 한두 분기 비트 그로스를 까먹는 경우가 반복되는 이유다.

누가 잘하고 있나 — 회사별 deck 전략 비교

주요 제조사의 layer 전략을 정리하면 다음과 같다(공개 자료·industry 컨퍼런스 보도 기준).

• Samsung: V7까지 mono-stack(176-layer)을 유지하며 식각 기술 자체로 차별화했고, V8(236-layer 수준)·V9(290-layer 안팎)에서 dual-stack으로 전환한 것으로 보도된다. CoP 구조와 결합해 die 사이즈를 압축하지만, dual-stack 전환 시점에 일시적 비트 그로스 둔화를 겪었다는 평가가 반복적으로 나왔다.
• SK hynix: 일찌감치 dual-stack을 채택했고, 4D PUC 구조에 CTF(Charge Trap Flash) 셀을 결합한 노드를 운영해 왔다. 2024년 발표한 321-layer 제품은 업계 최다 layer 타이틀을 가져왔으며, AI eSSD QLC 라인업으로 빠르게 확장 중인 것으로 보도된다.
• Micron: 232-layer·276-layer 노드를 동시에 굴리며 dual-stack을 안정적으로 운영한다. CuA(CMOS-under-Array) 구조로 die 사이즈를 줄였고, 데이터센터향 G8·G9 NAND 라인업으로 enterprise SSD 점유율을 키우는 흐름이다.
• Kioxia·Western Digital: BiCS5(112), BiCS6(162), BiCS8(218) 계열로 layer를 늘려 왔으며, BiCS8부터는 CBA(CMOS directly Bonded to Array)라는 wafer 본딩 구조를 도입한 것으로 알려진다. 컨셉적으로 YMTC Xtacking과 유사하다.
• YMTC: Xtacking 아키텍처로 cell·peripheral wafer를 별도 제조 후 본딩한다. 미국 제재 영향으로 EUV·고급 식각·CMP 장비 도입에 제약이 있으나, 232-layer급 제품을 양산한 것으로 보도된다.

회사별 차이의 본질은 layer 숫자가 아니라 cell array와 CMOS의 위치 관계이다. CoP·CuA·PUC는 monolithic 공정 안에서 peripheral을 array 아래에 통합하는 방식이고, Xtacking·CBA는 별도 wafer를 만들어 본딩하는 방식이다. 후자는 peripheral을 logic node(예: 28nm·22nm)로 따로 최적화할 수 있어 read I/O 속도를 높이기 좋지만, wafer 본딩 yield와 hybrid bonding 장비 의존도가 새로운 변수가 된다.

Korea 시각 — 가장 큰 수혜자, 동시에 가장 무거운 cost 부담

한국 NAND 산업은 layer 경쟁의 가장 큰 수혜자인 동시에, 가장 무거운 cost 부담을 진 진영이기도 하다.

• Samsung은 V9 dual-stack 안정화와 차세대 노드의 deck 구성·QLC 양산 전환 타이밍이 단기 비트 그로스의 핵심 변수다. mono-stack 시절의 식각 노하우는 여전히 자산이지만, 300층 이후에는 deck 수가 늘 수밖에 없어 string stacking 운영 효율이 결정적이다.
• SK hynix는 321-layer로 layer 헤드라인을 가져왔으나, 실제 enterprise SSD 시장에서 단기 매출에 더 중요한 것은 mature한 238-layer급 제품의 양산 비중이다. AI eSSD QLC 수요가 본격화되면 layer 숫자보다 die 단위 cost 경쟁력이 관건이 된다.
• 장비·소재 측면에서는 한국 협력사들이 채널홀 식각용 ICP 장비 부품, 고선택비 photoresist, tungsten·molybdenum ALD precursor 등에서 기여 영역을 넓혀가는 중이다. 다만 high-AR 식각의 최상위 장비는 여전히 Lam Research·TEL 등 해외 vendor가 주도하며, 이 dependency는 단기간에 해소되기 어렵다.
• 국내 학계·연구계는 고종횡비 식각 모델링, WL replacement metal 신소재(Mo·Ru 등 tungsten 대체), 3D NAND-3D DRAM 공정 통합 같은 방향에서 publication과 산학 협력을 늘려야 mid-term 경쟁력이 유지된다.

구조적 약점도 명확하다. NAND는 DRAM 대비 marginal cost 압박이 크고, QLC·PLC로 갈수록 ECC·firmware·controller stack에 대한 의존도가 커진다. 한국 진영은 NAND 셀 기술에서는 앞서 있지만, controller·firmware(Phison·Silicon Motion·Marvell 영역)와 SSD 시스템 통합에서는 상대적으로 약한 편이라는 평가가 반복적으로 제기된다. 이 점이 enterprise SSD ASP·점유율 경쟁에서 일본·미국 진영과 격차를 좁히지 못하게 만드는 구조적 요인이다.

Watch points — 6-12개월 내 milestone

향후 6-12개월 동안 NAND string stacking 흐름에서 주목할 milestone 다섯 가지.

• Samsung 차세대 NAND 발표 시점: 300층 이상에서의 deck 구성(dual vs triple)과 QLC 비중이 공개되면, 비트 그로스 회복 속도를 재가늠하는 신호가 된다.
• SK hynix 321-layer 양산 램프 속도: enterprise QLC eSSD 라인업 확장 일정과 결합해 단기 비트 점유율 변화를 좌우한다.
• Kioxia BiCS9 / 다음 세대 정보: CBA 구조의 완성도와 dual-stack에서 triple-stack으로의 전환 신호. 일본·미국 동맹 진영의 NAND 반격이 가능한지의 가늠자.
• NAND hybrid bonding 본격 도입: Xtacking·CBA 같은 wafer-to-wafer bonding이 HBM 외 NAND에서도 표준이 될지, EVG·SUSS 등 hybrid bonding 장비 capacity가 NAND 라인까지 분산될지가 관건이다.
• PLC(5-bit/cell) 양산 신호: 일부 업체가 언급해 온 PLC가 실제 enterprise SSD 제품으로 등장하면, 비트 밀도 경쟁 양상이 layer가 아닌 cell 단위로 한 단계 더 이동한다. ECC·controller 부담이 동시에 점프하므로 시스템 레벨 인증이 관전 포인트.

이 milestone들은 layer 숫자 헤드라인으로만 보면 놓치기 쉽다. deck 구성·peripheral 본딩 방식·QLC/PLC 비중·controller 통합의 4개 축을 동시에 추적해야 NAND 진영의 실질 경쟁력 변화를 읽을 수 있다.

개념 정리 — 자주 헷갈리는 3가지

마지막으로 자주 혼동되는 개념 세 가지를 정리한다.

• Mono-stack vs string stacking: mono-stack은 ON 적층·채널홀 식각·WL replacement를 한 번에 끝낸다. string stacking은 동일 절차를 deck 수만큼 반복한다. 식각 시간·overlay 마진·yield 트레이드오프가 핵심이며, 200층 이상에서는 사실상 string stacking이 유일한 선택지다.
• CoP / CuA / PUC vs Xtacking / CBA: 전자는 monolithic 공정 안에서 peripheral을 cell array 아래로 통합한다(같은 wafer 위 다층 적층). 후자는 cell wafer와 logic wafer를 별도 제조한 뒤 본딩한다. peripheral node 최적화 자유도는 후자가 높지만, wafer 본딩 장비·yield 의존도가 새로운 변수로 추가된다.
• 3D NAND vs 3D DRAM: 3D NAND는 charge trap이나 floating gate를 vertical로 적층하는 비휘발성 메모리로 이미 200층 이상이 양산 중이다. 3D DRAM은 DRAM cell(1T1C)을 vertical로 적층하려는 신규 컨셉으로 양산 단계·channel·capacitor 구조 모두 다르다. 두 기술이 같은 fab 안에서 share하는 것은 식각·증착 노하우뿐, 셀 동작 원리는 완전히 분리된 영역이다.