핵심 주장: BoW의 승부처는 UCIe와의 표준 논쟁이 아니라, 유기 기판에서 칩렛을 충분히 싸고 짧게 잇는 물리 구현 능력이다.
왜 지금 BoW인가: 칩렛 비용이 인터포저 밖으로 밀려난다
AI 가속기와 네트워크 ASIC은 reticle limit, SRAM 면적, I/O die 재사용 때문에 칩렛을 피하기 어렵다. 그러나 모든 칩렛을 silicon interposer나 bridge 위에 올리면 패키지 단가와 공급 병목이 설계 자유도를 잡아먹는다.
BoW의 출발점은 단순하다. die-to-die 거리가 짧고 배선 수를 많이 쓸 수 있다면, 고속 SerDes보다 병렬 source-synchronous PHY가 전력과 지연에서 유리할 수 있다.
OCP BoW 2.0은 slice당 32Gbps부터 512Gbps까지 모드를 정의한다. wire당 bit rate는 2, 4, 8, 16, 24, 32Gbps로 올라가며, 빠른 모드는 더 높은 clock, 더 까다로운 channel, 더 복잡한 수신기를 요구한다.
이 숫자는 제품 보장치가 아니라 표준 모드의 상한과 선택지를 보여준다. 실제 패키지에서는 laminate design rule, bump pitch, routing congestion, 동시 스위칭 노이즈가 먼저 예산을 쓴다.
따라서 BoW는 UCIe를 이기는 구호가 아니다. 더 정확히는 UCIe보다 단순한 계층과 더 짧은 reach를 받아들이고, 그 대가로 cost-per-bit와 latency를 낮추려는 선택지다.
무엇인가: 16-wire slice와 forwarded clock의 병렬 링크
BoW는 기본적으로 패키지 안의 두 die를 직접 잇는 병렬 PHY다. OCP transaction and link layer 문서는 protocol layer, transaction layer, link layer, physical layer로 나눈 계층 모델을 제시한다.
PHY 쪽 기본 단위는 slice다. OCP 링크 계층 문서는 BoW slice를 16 data lane과 forwarded source-synchronous differential clock으로 설명한다.
중요한 차이는 clock recovery가 아니라 clock 전달이다. SerDes처럼 긴 채널을 위해 복잡한 CDR과 equalization을 쓰는 방향이 아니라, 짧은 패키지 배선에서 lane을 병렬로 맞추는 방향이다.
이 구조는 latency와 에너지에 유리하다. OCP BoW 2.0 개요는 doubly terminated mode에서 0.5-1pJ/bit, unterminated mode에서 0.25-0.5pJ/bit의 peak power 목표와 FEC 없는 logic-to-logic 2-4ns, FEC 포함 15ns 미만 목표를 제시한다.
하지만 목표치와 양산 PPA는 다르다. PVT corner, package stack-up, ESD 구조, bump parasitic, 테스트 패턴, firmware training 시간이 붙으면 SoC 수준의 지연과 전력은 PHY 표만으로 닫히지 않는다.
BoW가 link layer를 별도 문서로 둔 이유도 여기에 있다. 여러 slice를 묶으면 단순한 wire 묶음이 아니라 fragment, alignment, skew, flow control을 관리하는 작은 네트워크가 된다.
왜 어려운가: wire가 많아질수록 SI보다 검증 상태공간이 먼저 커진다
BoW의 장점은 많은 wire다. 동시에 BoW의 리스크도 많은 wire다.
한 slice가 16 data lane을 쓰고 여러 slice를 쌓아 대역폭을 만든다면, 패키지 설계자는 bump 배열, escape routing, return path, 동시 스위칭 전류를 같이 닫아야 한다. 병렬 PHY는 lane 하나의 eye보다 lane 묶음의 skew와 correlation이 더 위험하다.
OCP BoW 2.0은 개별 wire의 raw error 목표를 1e-15 수준으로 다룬다. sideband slice에는 1Gbps까지의 동작과 1e-25 raw bit error rate 목표가 언급된다.
이 차이는 의미가 크다. mainband 데이터는 FEC나 retry 구조를 붙일 수 있지만, sideband와 training 관련 신호는 bring-up 실패를 만들기 쉽다.
패키지 관점에서도 32Gbps/wire 모드가 항상 좋은 선택은 아니다. OCP 문서는 source-terminated BoW on laminate가 advanced packaging보다 긴 reach를 줄 수 있지만, laminate의 넓은 design rule 때문에 8Gbps/wire 부근도 쉽지 않다는 취지의 tradeoff를 설명한다.
즉 BoW의 병목은 표준 채택 여부보다 구현 조건이다. 어떤 substrate, 어떤 bump pitch, 어떤 die edge budget, 어떤 thermal map인지가 모드를 결정한다.
테스트도 까다롭다. IEEE 1838 같은 3D test 접근성이 필요한 이유와 비슷하게, 칩렛 링크는 die 단품 테스트와 package 후 테스트의 coverage gap을 만든다. Known good die가 충분하지 않으면 BoW의 낮은 PHY 비용은 yield loss로 되돌아온다.
누가 유리한가: 표준보다 패키지와 PHY IP를 같이 닫는 팀
BoW에서 유리한 쪽은 표준 문서를 많이 읽은 팀이 아니다. PHY hard macro, package design kit, SI model, link firmware, ATE pattern을 한 루프로 돌릴 수 있는 팀이다.
Blue Cheetah는 2023년 12nm test chip에서 2-16Gbps BlueLynx die-to-die IP bring-up과 5nm, 7nm, 12nm, 16nm 공정 제공을 발표했다. 이는 BoW류 병렬 D2D가 paper architecture를 넘어 silicon IP 사업으로 움직였다는 신호다.
d-Matrix는 Corsair AI inference 플랫폼을 chiplet 기반으로 설명하며, OCP 발표와 회사 자료에서 chiplet packaging과 interconnect를 핵심 구성으로 내세운다. OCP 블로그도 d-Matrix가 BoW를 datacenter inference용 chiplet 플랫폼에 활용한다고 인용했다.
승자는 PHY 회사 하나가 아니라 ecosystem integrator다. IP vendor가 slice를 제공해도, 고객 SoC는 coherency, NoC, memory hierarchy, package thermal map을 다시 맞춰야 한다.
UCIe와의 관계도 단순 경쟁으로 보면 틀린다. UCIe는 더 넓은 상호운용성과 프로토콜 생태계를 노린다. BoW는 더 낮은 overhead와 유연한 구현을 노린다.
Ventana 사례처럼 시장은 선택을 바꿀 수 있다. 외부 보도에 따르면 Ventana V2는 chiplet interconnect에서 UCIe 쪽으로 방향을 잡았다고 알려졌다. 이는 BoW가 실패했다는 뜻이 아니라, 제품 세대와 고객 요구에 따라 표준 선택이 바뀐다는 뜻이다.
한국 렌즈: 메모리와 파운드리에는 기회, 팹리스에는 검증 장벽
한국에서 BoW를 봐야 하는 이유는 칩렛 표준 유행이 아니다. HBM, logic base die, AI accelerator, custom ASIC이 패키지 안에서 더 촘촘히 붙기 때문이다.
삼성전자와 SK hynix는 HBM과 advanced packaging 로드맵에서 이미 thermal, TSV, base die, package assembly 병목을 다룬다. BoW 같은 병렬 D2D는 HBM 인터페이스 자체라기보다, logic chiplet과 I/O chiplet, accelerator tile, memory-side logic을 묶는 선택지가 될 수 있다.
파운드리 관점에서는 PDK만으로 부족하다. 고객이 BoW를 쓰려면 die edge macro, bump map, package extraction, timing signoff, BIST/repair strategy가 reference flow로 제공되어야 한다.
한국 팹리스에 가장 큰 장벽은 설계 아이디어가 아니라 검증 비용이다. 병렬 D2D는 시뮬레이션만으로 끝나지 않고, package coupon, test chip, ATE correlation, bring-up firmware까지 필요하다.
대학과 연구실에는 명확한 과제가 있다. SerDes 회로 연구만큼이나 source-synchronous D2D, package-aware timing, chiplet DFT, thermal-aware floorplanning을 묶은 교육이 필요하다.
BoW가 한국에서 바로 대량 채택된다고 단정할 근거는 공개 자료만으로 부족하다. 그러나 국내 고객사가 AI ASIC, networking ASIC, memory-centric accelerator를 설계한다면, UCIe와 BoW를 같은 표에 놓고 PPA와 supply chain을 비교해야 한다.
향후 6-12개월 체크포인트: 모드보다 실리콘 증거를 보라
첫째, OCP와 chiplet 행사에서 BoW 2.0 기반 test chip 결과가 더 공개되는지 봐야 한다. 표준 문서보다 실제 PVT corner, package stack-up, reach, BER, latency가 중요하다.
둘째, IP vendor가 16Gbps/wire를 넘어 24Gbps 또는 32Gbps/wire 모드의 silicon proof를 어떤 substrate 조건에서 말하는지 확인해야 한다. 속도 숫자만 있고 reach와 termination이 없으면 비교 불가능하다.
셋째, UCIe와 BoW를 동시에 지원하는 PHY IP가 늘어나는지 봐야 한다. 고객은 표준 신앙보다 risk hedge를 산다.
넷째, 한국 파운드리와 OSAT가 D2D reference package, bump pattern rule, package extraction deck을 얼마나 공개하는지 봐야 한다. 공개 flow가 없으면 팹리스 채택은 느리다.
다섯째, AI inference 칩 업체가 chiplet interconnect를 제품 성능 지표와 함께 공개하는지 봐야 한다. bandwidth per package, latency, power per token 같은 상위 지표가 PHY 선택의 진짜 근거다.
watch point의 핵심은 표준 발표가 아니라 반복 가능한 증거다. 같은 PHY가 다른 공정, 다른 substrate, 다른 고객 SoC에서도 재현될 때 ecosystem이라고 부를 수 있다.
오해 정리: BoW는 HBM도, PCIe도, 만능 칩렛 버스도 아니다
오해 1: BoW는 HBM을 대체한다. 아니다. HBM은 DRAM stack과 logic 사이의 메모리 인터페이스와 패키지 생태계가 함께 움직이는 구조다. BoW는 die-to-die PHY 선택지이며, 메모리 시스템 전체를 정의하지 않는다.
오해 2: BoW는 PCIe보다 빠른 외부 I/O다. 아니다. BoW는 package 내부의 짧은 die-to-die 연결을 전제로 한다. 보드 레벨 reach와 hot plug, ecosystem compatibility를 노리는 PCIe와 목적이 다르다.
오해 3: BoW는 UCIe의 저가판이다. 부분적으로만 맞다. BoW는 lower overhead와 flexible packaging을 강조하지만, UCIe는 더 넓은 protocol mapping과 상호운용 생태계를 노린다.
가장 정확한 질문은 어떤 표준이 더 유명한가가 아니라, 내 패키지에서 몇 mm를 어떤 BER, 어떤 pJ/bit, 어떤 test coverage로 닫을 수 있는가다.
오해 4: 병렬이므로 설계가 쉽다. 실제로는 많은 lane의 skew, directionality, sideband, link initialization, package variation이 상태공간을 키운다.
BoW는 단순한 wire 묶음처럼 보이지만, 제품에서는 PHY, link, package, test가 결합된 계약이다. 그 계약을 닫을 수 있는 조직만이 낮은 비용의 이점을 가져간다.
원문 링크
- OCP BoW PHY Specification 2.0 (2026-07-07 - BoW modes, slice data rate, wire bit rate, pJ/bit target, latency target, reach and termination discussion)
- OCP Marketplace page for BoW PHY Specification 2.0 (2026-07-07 - Specification scope: operating modes, timing and electrical specs, bump patterns, signal integrity, DFT and conformance topics)
- OCP Transaction and Link Layer Specification for BoW Interfaces (2023-04-18 - Layer model, slice description, link-layer scope, scaling from tens of Gbps to 2+Tbps)
- OCP SoC disaggregation interface announcement (2022-07-20 - Public ecosystem references including Blue Cheetah, Ventana, DreamBig, d-Matrix, eTopus positioning)
- Blue Cheetah BlueLynx announcement (2023-05-23 - Silicon bring-up of 2-16Gbps D2D IP in 12nm and supported process nodes)
- d-Matrix Corsair announcement (2024-03-19 - Recent company positioning around AI inference, chiplet packaging and interconnect fabrics)
- d-Matrix OCP stage article (2024-10-16 - Recent product context: Corsair package contains four chiplets and OCP ecosystem positioning)
- Blue Cheetah solutions page (2026-07-07 - Current public positioning that BlueLynx PHY IP is compatible with UCIe and BoW specifications)
이미지와 원본 자료 후보
- OCP BoW PHY specification diagrams (standard_public - OCP specification page; verify OCP contribution and website reuse terms before embedding figures. - link only, do not embed)
- OCP Transaction and Link Layer BoW architecture figure (standard_public - OCP specification under OWF-related terms; figure reuse should be manually checked. - link only, do not embed)
- Blue Cheetah BlueLynx announcement image (company_press - Company press image if present; reuse requires checking media terms or permission. - link only, do not embed)
- d-Matrix Corsair announcement visuals (company_press - Company newsroom material; reuse terms not explicit from source page. - link only, do not embed)
