VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.
핵심 답변: 삼성 파운드리·SK하이닉스·DB하이텍이 운영하는 PDK / Device Modeling 팀은 SPICE 모델, DRC/LVS 룰, 라이브러리·테크파일 같은 '공정의 사용 설명서'를 만든다. 한국에서 자리는 좁지만 들어가면 매우 비싼 인재가 되는 트랙. 일상·기술 스택·연봉·이직 시장 가치를 현직자 시점으로 정리한다.
1. 한 줄로 말하면
PDK / Device Modeling 팀은 파운드리가 설계자에게 건네주는 "공정의 사용 설명서"를 만든다. 즉 트랜지스터 동작을 수식으로 압축한 SPICE 모델, 레이아웃이 깨지지 않도록 막아주는 DRC/LVS 룰, 그리고 디자이너가 회로를 시뮬레이션할 때 쓰는 모든 라이브러리·테크파일을 책임진다. 칩이 실제로 fab에서 잘 나오느냐 못 나오느냐는 1차적으로 이 팀의 정확도에 달려 있다.
2. 회사 안에서의 자리
한국에서 이 팀이 정식으로 굴러가는 곳은 사실상 두 군데다. 삼성 파운드리의 PDK·Modeling 부서 (DSR/DTD 산하의 모델링·디자인 인에이블먼트 조직)와 SK하이닉스의 메모리 공정 모델링·테크놀로지 인에이블먼트 라인. DB하이텍·키파운드리 같은 specialty foundry도 작은 PDK 팀을 운영한다. 보고선은 보통 공정 개발 (Process R&D, Reliability) 팀 옆에 붙어 있고, 후방으로는 라이브러리/Standard Cell 팀, 테크 마케팅, 그리고 customer-facing 한 design enablement 팀과 매일 메일·티켓을 주고받는다.
외국 회사 구조는 조금 다르다. TSMC는 PDK, SPICE Modeling, Design Enablement가 별도 본부로 더 잘게 쪼개져 있고, Intel Foundry는 PDK Engineering이라는 큰 조직 안에 device model, parasitic extraction deck, DRC deck, library validation이 다 들어가 있다. EDA 벤더 (Synopsys/Cadence/Siemens)에도 PDK 팀이 있는데, 여기는 foundry가 만든 deck을 자사 툴 (Calibre, IC Validator, PVS)에 맞게 포팅·QA하는 역할이라 결이 약간 다르다. 팹리스 (텔레칩스·LX세미콘·리벨리온·퓨리오사AI 등)에는 full PDK를 만드는 팀은 없고, foundry PDK를 자기 디자인 흐름에 맞춰 customize·검증하는 design enablement 자리만 작게 있다.
3. 진짜 하루/일주일
아침 9시 출근, 보통 첫 1시간은 어제 돌려놓은 simulation·extraction job 결과를 본다. 새 코너 release가 임박하면 야간에 큰 batch를 걸어두고 아침에 측정 실리콘 데이터와 fitting 차이가 얼마나 났는지 파이썬 스크립트로 비교한다. ID-VG, ID-VD, gm 곡선이 ±3% 안에 들어왔으면 합격, 어딘가가 튀면 BSIM-CMG 파라미터 어느 노드를 만지면 잡히는지 다시 본다.
10시 회의는 두 종류다. 하나는 process integration 팀과의 alignment - "이번 split에서 spacer 두께가 1nm 줄었는데 모델 어떻게 반영할까". 다른 하나는 designer 측 (analog/SoC 디자인 팀이나 customer foundry의 경우 외부 고객) 티켓 리뷰. "M5 corner에서 이 매칭이 안 나와요", "gate leakage 모델이 high temp에서 비현실적입니다" 같은 컴플레인이 들어오면 책임자가 받아간다.
오후는 deliverable에 따라 다르다. 모델링 사이드면 Keysight ICCAP이나 자체 fitting 툴에서 measurement → param extraction 작업을 돌리고, 결과를 PDK 패키지에 넣을 model card 형식 (Verilog-A wrapper, .lib, BSIM4/CMG card)으로 빌드한다. DRC/LVS 사이드면 Calibre SVRF 또는 PVS rule deck을 짜고, regression GDS 수십 종에 대해 deck QA를 돌린다. 룰 하나 잘못 짜서 false violation이 100만 개씩 뜨면 그날은 끝이다.
일주일 단위로 보면 사이클이 명확하다. PDK release 직전 4-6주는 거의 야근이다. 보통 v0.1 (Early), v0.5 (Beta), v1.0 (Production), v1.1+ (Update) 순으로 release되는데, 0.5 → 1.0 사이가 가장 빡세다. 이 시기엔 design 팀에서 들어오는 ECN (Engineering Change Notice)이 매일 쌓인다. 반대로 release 직후 한 달은 다음 노드 준비, 측정 데이터 정리, 컨퍼런스 (IEDM, VLSI, IRPS) 논문 리뷰 같은 호흡 긴 일을 한다. tapeout이 잡힌 customer 프로젝트가 옆 본부에 있으면 그때 pre-tapeout DRC sign-off 지원이 또 들어와서 한 번 더 야근이다.
한 가지 특징은 lab을 자주 안 간다는 것이다. 측정은 보통 Reliability·Process Characterization 팀이 따로 해주고, 모델팀은 데이터 파일을 받아 fitting하는 게 본업이라 책상 앞에서 시뮬레이션·스크립트 작업이 압도적으로 많다. 그래서 의외로 코더 비중이 높은 팀이다.
4. 핵심 기술 스택
- 언어/포맷: SPICE netlist (HSPICE, Spectre 문법), Verilog-A (compact model wrapper), Tcl, Python (fitting/QA 스크립트), Perl (legacy deck), SKILL (Cadence Virtuoso 자동화).
- EDA 툴: HSPICE / Spectre / FineSim / Eldo (회로 시뮬레이션), Keysight ICCAP / Silvaco UTMOST (param extraction), Calibre / IC Validator / PVS (DRC/LVS), StarRC / Quantus (parasitic extraction), Synopsys Sentaurus / Silvaco Atlas (TCAD).
- 방법론: BSIM4 / BSIM-CMG / PSP / HiSIM 컴팩트 모델, statistical/Monte Carlo modeling, process corner (TT/FF/SS/FS/SF), reliability model (HCI/BTI/EM/TDDB), parasitic R/C deck, antenna rule.
- 인접 도메인 지식: 반도체 소자 물리 (drift-diffusion, ballistic transport), DTCO 개념, FinFET / GAA / nanosheet 구조 차이, EUV 패터닝이 DRC에 미치는 영향, 통계학 (PCA, regression for variability model).
왜 중요한가. SPICE 모델은 회로 설계자가 "이 트랜지스터가 이렇게 동작한다"고 믿는 단 하나의 진실 소스다. BSIM-CMG 한 줄 잘못 fitting하면 수천 명의 디자이너가 잘못된 가정을 갖고 칩을 그린다. DRC 룰은 마찬가지로 잘못 풀면 false violation 폭증으로 design productivity가 박살나고, 너무 느슨하면 진짜 리스크가 yield 사고로 돌아온다. 그래서 이 팀은 "정확함"과 "디자이너가 쓰기 편함" 사이의 균형이 본질적인 KPI다.
5. 1년차 → 3년차 → 5년차 성장 곡선
1년차는 거의 "deck reader"다. 기존 PDK가 어떻게 구성돼 있는지, model card 한 줄이 SPICE 시뮬레이션에서 어떻게 풀리는지를 6개월간 사수 어깨 너머로 따라간다. 이 시기엔 직접 owner가 되는 게 거의 없고, regression 테스트 돌리고 결과 정리, customer 티켓 1차 분류, 작은 sub-rule QA 같은 보조 업무가 주된 일이다. BSIM 매뉴얼·논문은 이때 가장 많이 읽는다. 자기 손으로 fitting을 한 번이라도 처음부터 끝까지 돌려보는 건 빠르면 1년 차 후반, 보통은 2년 차다.
3년차쯤이면 첫 진짜 owned deliverable이 생긴다. 보통은 한 device flavor의 모델 (예: SLVT NMOS 1.8V I/O)이나 한 카테고리의 DRC 룰 (예: M3-M6 metal spacing/antenna deck) 같은 작은 단위. PDK release note에 자기 이름이 owner로 박히고, customer 티켓이 들어오면 본인이 대응한다. 이 시기에 "디자이너 마음을 이해하는" 모델러로 클지, "공정 사람 같은" 모델러로 클지 색깔이 갈린다. customer-facing이 강한 사람은 design enablement·application engineering으로, 공정 친화적인 사람은 process integration·DTCO 쪽으로 천천히 옮겨가는 경향이 있다.
5년차는 솔직히 갈림길이다. 시니어 모델러로 한 노드 (예: 3nm GAA)의 모델 책임자급으로 가면 시장에서 매우 비싼 인재가 되지만, 자리 자체가 한 노드당 몇 명 수준으로 좁다. 그래서 적지 않은 인원이 (a) 같은 회사 안에서 design 쪽으로 전환 (analog/mixed-signal designer로 이동, PDK 이해도가 무기), (b) 외국계 EDA 벤더 (Synopsys/Cadence/Siemens)의 modeling·deck 팀으로 이직, (c) 박사 따고 미국 foundry (Intel, GF, TSMC US)로 점프, 이 세 갈래 중 하나를 택한다. "한국에서 평생 PDK 모델러"는 자리가 매우 한정적이라는 점은 정직하게 인지하고 들어와야 한다.
6. 한국 시장에서의 평가 (이직 시장 가치)
채용 규모로 보면 한국에서 PDK / Device Modeling을 정식으로 굴리는 회사는 손에 꼽힌다. 가장 큰 곳은 삼성 파운드리 - 화성/평택 캠퍼스에 모델링·PDK 본부가 있고, 4nm·3nm GAA·2nm 같은 leading node마다 한 팀씩 붙는다. 그 다음이 SK하이닉스로, 메모리 (DRAM, NAND) 공정 모델링과 CMOS peripheral 모델링이 분리돼 있다. DB하이텍·키파운드리는 specialty (BCD, HV) 모델 팀을 작게 운영하고, 텔레칩스·LX세미콘·실리콘마이터스 같은 팹리스에는 PDK customizing 정도의 작은 팀만 있다 (full PDK는 안 만든다).
EDA 벤더 한국 지사 (Synopsys 코리아, Cadence 코리아, Siemens EDA 코리아)에도 PDK·deck 엔지니어 자리가 있다. 여기는 foundry deck을 자사 툴에 포팅·검증하는 일이 주라 foundry 출신이 가면 시장 가치가 높다. ARM 코리아·MediaTek 코리아·Nvidia 코리아 같은 글로벌 fabless의 한국 사이트에는 "foundry PDK를 우리 디자인에 맞게 검증·튜닝" 하는 customer-side PDK enablement 자리가 가끔 열린다.
이직 시 강점은 분명하다. 첫째, 공급이 매우 적다 - 박사 학위 + 모델링 경험 둘 다 있는 사람은 한국에 1,000명도 안 된다는 게 업계 통설이다. 둘째, leading node 경험은 글로벌 시장에서 그대로 통한다. TSMC (대만), Intel (Hillsboro/Israel), GlobalFoundries (Malta), 그리고 미국 fabless의 PDK enablement 자리가 항상 열려 있다. 다만 한국 안에서만 이직한다고 보면 자리는 위 5-6개 회사 사이에서만 도는 매우 작은 풀이라는 점, 그리고 약점은 "이 팀의 deliverable은 회사 IP 그 자체"라 외부에 portfolio 공개가 거의 불가능하다는 점이다. 이력서에 "BSIM-CMG GAA 모델 1차 owner" 같은 라인은 면접에서만 verifiable하다.
7. 연봉 가이드 (2026년 기준 한국)
아래 숫자는 잡플래닛·블라인드·링크드인 공개 정보와 현직자 인터뷰를 종합한 추정 범위다. 회사·학위·연봉 협상력에 따라 ±15% 이상 변동할 수 있어 "약" 표기로 본다. base 기준이며 PI/PS·사이닝 보너스·RSU/스톡옵션은 별도다.
- 신입 (학사): 약 ₩5,200만 ~ ₩6,000만 (대기업 기준; 학사로 모델링 팀 직배치는 드물고 보통 PDK QA·design enablement 보조로 시작)
- 신입 (석사): 약 ₩6,500만 ~ ₩7,800만 (삼성 파운드리·하이닉스 신입 석사 기준)
- 신입 (박사): 약 ₩8,500만 ~ ₩1억 1,000만 (소자/모델링 박사, 삼성·하이닉스 D2 직급 기준)
- 3-5년차: 약 ₩9,000만 ~ ₩1억 4,000만 (PI 포함; 박사 출신 + leading node owner 경험이면 상단)
- 시니어 (8년+): 약 ₩1억 4,000만 ~ ₩2억 2,000만+ (스톡옵션/RSU 별도; EDA 벤더 시니어는 RSU 비중 큼)
외국계 옵션도 정리해두면 좋다. Intel/TSMC US 모델링 자리 신입 박사 offer는 약 USD 18-22만 (≈₩2.4억-3억; base + RSU + bonus 합계, 2026년 환율 기준 추정), 5년차 senior staff급은 USD 25-32만 정도까지 본다. 한국 대비 1.8-2.5배 수준이지만 생활비·세금·이주 비용을 빼고 나면 실수령 차이는 1.5배 안팎으로 좁혀지는 게 보통이다. 한국 EDA 벤더 (Synopsys/Cadence) 한국 지사는 base가 비슷하거나 약간 낮지만 RSU 덕분에 5년 후 총보상은 대기업과 비슷하거나 약간 높다는 평이 일반적이다.
8. 진입 장벽 / 이 팀에 가려면
전공은 전자공학·전기공학·반도체공학이 절대다수, 일부 응용물리(반도체 소자) 출신도 있다. 컴공 출신은 순수 modeling보다 PDK QA·tooling·자동화 쪽에서 가끔 보인다. 학위는 솔직히 석사 이상을 권장한다. 이유는 BSIM·PSP 같은 컴팩트 모델, drift-diffusion·quantum confinement 같은 소자 물리, 그리고 statistical modeling 같은 통계 도구 셋 다 학부 수업만으로는 부족하기 때문이다. 박사는 leading node 모델 owner 트랙에 진입하려면 사실상 필수에 가깝다.
학부 때 가장 도움이 되는 수업은 (a) 반도체 소자 (Pierret/Sze 기반), (b) VLSI 설계 입문 (Razavi 또는 Weste/Harris), (c) 회로 (analog 1·2; gm/ID 디자인이 익숙해진다), (d) 확률·통계 (variability·corner 이해의 기반). 한국 학교 (서울대·KAIST·POSTECH·연세·고려·UNIST·성균관 등)는 위 커리큘럼이 모두 잘 갖춰져 있고, 학부 4학년·석사 때 소자 연구실 (FinFET/GAA TCAD, compact modeling, reliability) 인턴 6-12개월이 가장 강력한 시그널이다. 미국 학교 출신은 박사 채용 시 강하게 어필되고, 특히 Stanford·UC Berkeley·Purdue·Georgia Tech 소자 그룹은 industry recognition이 높다.
인턴십·논문·오픈소스 weight를 정리하면, IEDM·VLSI Symposium·IRPS·SISPAD 같은 학회 논문 1편이 사실상 박사 채용에서 거의 결정적이다. 학부생이라면 논문보다 (a) SkyWater 130nm나 ASAP7 같은 오픈 PDK로 BSIM 모델을 직접 빌드해본 경험, (b) ngspice·Xyce 등 오픈 SPICE에서 BSIM 모델 카드 fitting을 해본 GitHub 레포가 면접에서 매우 잘 먹힌다. "compact modeling을 이해하는 신입"은 한국 시장에서 매우 드물기 때문이다.
9. 추천 학습 경로
- 책: Yannis Tsividis, "Operation and Modeling of the MOS Transistor" (모델러 책상 위 1순위). Y. Taur & T. Ning, "Fundamentals of Modern VLSI Devices" (소자 물리와 modeling을 잇는 가교). S. M. Sze & K. K. Ng, "Physics of Semiconductor Devices" (소자 물리 reference).
- 강의/MOOC: nanoHUB.org의 Mark Lundstrom·Muhammad Ashraful Alam 강의 (Purdue, FinFET·ballistic transport), edX MITx "Fundamentals of Manufacturing Processes" (공정 직관용), 유튜브 "Razavi Electronics 1·2" (회로 직관 보강), Synopsys Sentaurus TCAD 공식 워크숍.
- 핵심 논문/표준 문서: BSIM-CMG Technical Manual (UC Berkeley BSIM 그룹 공식 PDF), BSIM4 Manual, JEDEC JEP122 (반도체 wearout/reliability), IEDM·VLSI Symposium short course 자료 (매년 무료 발췌 공개), CMC (Compact Model Coalition) 표준 문서.
- 오픈소스 프로젝트: SkyWater SKY130 PDK (GitHub, Google·Efabless 후원, BSIM4 모델 포함), ASAP7 PDK (ASU 7nm predictive PDK), OpenROAD·OpenLane (deck QA 흐름 이해), ngspice·Xyce (BSIM 시뮬레이터). 이력서에 "SKY130에 자체 BSIM corner 추가" 정도면 한국 시장에서 강한 어필이다.
- 커뮤니티: IEEE EDS·SSCS 한국 챕터, IEEK (대한전자공학회) 반도체 소자 분과, Open Source Silicon Slack의 #pdk·#analog 채널, Twitter/X의 #BSIM·#TCAD 태그. 한국어 커뮤니티는 페이스북·블라인드 비공개 그룹 위주라 신입 진입이 어렵다.
10. 한 줄 코멘트
PDK / Device Modeling은 한국에서 자리가 가장 좁은 팀 중 하나이지만, 그 좁은 자리에 들어가면 회사가 절대 놓지 않으려는 인재가 되는 트랙이다. 단점은 명확하다 - 5년 차에 같은 회사 안에 다음 자리가 없다는 사실을 깨닫고 design 사이드로 전환하거나 미국 foundry로 점프하는 경로가 사실상 정해져 있고, 외부에 자기 deliverable을 보여줄 수 없어 portfolio 빌딩이 어렵다.
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