왜 지금 BSPDN이 노드 경쟁의 진짜 변수인가
2nm 이하 노드 경쟁의 차별화 요소를 하나만 꼽으라면 많은 분석가들이 GAA보다 BSPDN(Backside Power Delivery Network)을 먼저 언급합니다. GAA(또는 RibbonFET, MBCFET)는 2nm 세대에서 Intel·TSMC·Samsung이 모두 도입하는, 사실상 표준이 된 트랜지스터 구조입니다. 반면 BSPDN은 도입 일정과 구현 방식이 회사마다 갈리는, 진짜 경쟁 변수입니다.
2nm 이하로 내려오면서 트랜지스터의 게이트 피치는 좁아지지만 BEOL(Back-End-Of-Line) metal stack에서 신호선과 전원선이 한정된 트랙을 두고 충돌하는 문제가 점점 심해졌습니다. 전원망은 IR drop을 줄이려면 두꺼운 metal과 넓은 트랙이 필요하고, 신호선은 라우팅 자유도를 위해 가능한 한 많은 채널을 원합니다. metal layer를 14층, 15층 이상으로 늘리는 것은 비용·yield·EM 문제를 키우기만 했습니다.
BSPDN은 이 충돌을 물리적으로 푸는 해법입니다. 전원망을 웨이퍼 뒷면으로 옮기고, 앞면 BEOL은 오롯이 신호 라우팅에만 쓰는 것입니다. Intel은 2024년 IEDM 발표에서 PowerVia 적용 시 표준셀 밀도가 약 5~10% 늘고 ISO-power 기준 동작 주파수가 약 6% 향상된다고 보고했습니다. 적은 효과처럼 보이지만 노드 한 세대 이득의 절반에 해당하는 숫자입니다.
기술의 실체 — 웨이퍼를 뒤집어 전원만 따로 깐다
기존 CMOS 공정에서 power rail은 BEOL의 가장 위쪽 두꺼운 metal layer에서 시작해, 점점 가는 metal로 내려가다가 최종적으로 표준셀의 M0/M1 전원 핀에 연결됩니다. 즉 전원도, 신호도, 같은 위쪽 stack을 공유합니다.
BSPDN은 다음 흐름으로 만들어집니다. 첫째, 정상적인 FEOL과 BEOL을 모두 제작합니다. 둘째, 캐리어 웨이퍼에 본딩한 뒤 원래 웨이퍼의 실리콘 기판을 수십 마이크로미터 단위로 갈아냅니다(wafer thinning). 셋째, 노출된 트랜지스터 뒷면에 backside lithography를 사용해 새로운 metal layer를 만들고, 이 metal에서 트랜지스터의 source/drain 또는 power tap으로 직접 연결합니다.
이 마지막 연결을 어떻게 만드냐에 따라 두 진영으로 갈립니다. TSV 기반은 nano-TSV(Through-Silicon Via)를 뚫어 앞면 BEOL의 전원 핀과 뒷면 power rail을 연결합니다. TSMC가 A16에 도입한다고 발표한 Super Power Rail(SPR)이 이 방식입니다. TSV-less 직접 접촉은 트랜지스터 source/drain에 backside contact를 직접 형성합니다. Intel의 PowerVia가 대표적이며, 추가 TSV 면적이 필요 없어 셀 면적 이득이 더 크다고 주장합니다.
두 방식 모두 핵심 효과는 비슷합니다. 공개된 자료 기준 IR drop 30~50% 감소, ISO-perf 기준 전력 4~8% 절감, ISO-power 기준 주파수 5~6% 향상, 셀 밀도 5~10% 증가입니다.
왜 어려운가 — thinning, 정합, 열, 그리고 EDA
BSPDN은 이론은 간단하지만 양산 측면에서는 새로운 위험을 다발로 도입합니다.
웨이퍼 thinning과 본딩: 수백 마이크로미터의 실리콘 기판을 수 마이크로미터 단위까지 균일하게 깎아야 합니다. CMP 공정의 두께 편차가 backside contact의 개통/단락에 직접 영향을 줍니다. 캐리어 본딩 정렬 오차는 backside metal과 트랜지스터 정렬 오차로 그대로 전달됩니다.
Backside 리소그래피와 정합: 앞면에 이미 만들어진 트랜지스터의 source/drain 위치에 뒷면에서 정확히 contact를 맞춰야 합니다. 정합 마진이 frontside보다 훨씬 빡빡하고, 뒷면에는 기존 EUV stepper의 정렬 마크 인프라가 부족합니다.
열 관리: 전통적으로 칩의 열은 트랜지스터에서 위쪽 BEOL을 거쳐 패키지 lid 또는 hot spot은 substrate 쪽으로 빠집니다. BSPDN을 적용하면 두꺼운 backside metal이 substrate를 대신하면서 열 경로가 바뀝니다. 일부 시뮬레이션은 같은 전력에서 junction temperature가 5~10도 정도 올라갈 수 있다고 보고합니다. 패키징 단계에서 backside cooling 솔루션을 같이 설계해야 한다는 뜻입니다.
EDA 툴 지원: 가장 보수적인 영역입니다. RC extraction, IR signoff, EM/ESD 분석 모두 dual-side(앞면+뒷면) 모델링이 필요합니다. Synopsys IC Compiler II, Cadence Innovus, Ansys RedHawk-SC 등 주요 툴이 2024~2025년 사이 본격 지원을 시작했고, 실제 production-grade flow는 파운드리·고객사 간에 PDK·rule deck 수준에서 계속 다듬어지고 있습니다.
누가 잘하고 있나 — Intel·TSMC·Samsung·imec
Intel은 BSPDN의 first mover입니다. 2023년 VLSI Symposium에서 PowerVia를 적용한 E-core 시제품을 공개했고, 2024년 IEDM에서 18A 공정에 PowerVia + RibbonFET을 통합한 결과를 발표했습니다. 회사는 2025년 18A 위험생산을 거쳐 2025년 말~2026년 본격 양산을 목표로 잡고 있으며, 일부 외부 고객(국방·HPC)에 대한 tape-out도 진행 중인 것으로 보도되었습니다. PowerVia를 단독 데모 칩으로 먼저 검증한 점이 yield ramp 측면에서 유리하다고 평가받습니다.
TSMC는 의도적으로 BSPDN을 N2(2nm) 세대에는 적용하지 않고, 그 다음 A16 노드(2026년 양산 목표)에 Super Power Rail이라는 이름으로 도입한다고 2024년에 공식 발표했습니다. N2에 GAA만 단독 도입하고 BSPDN을 분리해 위험을 한 번에 떠안지 않으려는 전략입니다. A16은 BSPDN을 적용한 GAA 노드로, Apple·NVIDIA·AMD 같은 주요 고객의 2027~2028년 칩이 타깃이 될 것으로 보도되고 있습니다.
Samsung Foundry는 2025년 양산을 시작한 SF2(2nm GAA) 세대에는 BSPDN을 포함하지 않은 것으로 알려져 있습니다. 다음 세대인 SF1.4 또는 SF2P 변형에서 BSPDN 도입을 검토 중이라는 보도가 있지만, 공식 로드맵 상의 시점은 명확하지 않습니다.
imec은 변형 기술인 BPR(Buried Power Rail)을 오래 전부터 연구해 왔으며, 회원사들과 공동으로 nano-TSV, backside contact 통합 방안을 지속 발표하고 있습니다.
Korea 시각 — Samsung Foundry, fabless, 그리고 메모리
Samsung Foundry 입장에서 BSPDN 일정은 Intel·TSMC와의 격차를 좁히느냐 벌리느냐를 가르는 변수입니다. SF2에서 BSPDN을 빼면 GAA 도입에 집중해 yield 안정화는 빠를 수 있지만, 같은 시기의 Intel 18A·TSMC A16과 PPA를 비교하면 약 한 세대 정도 손해를 보게 됩니다. 대형 fabless 고객(특히 NVIDIA·AMD·Qualcomm)의 차세대 노드 선택에 직접적인 영향이 있을 수 있는 지점입니다.
국내 fabless·ASIC 디자인 하우스 입장에서는 BSPDN을 가정한 PDK·EDA flow에 대한 학습 곡선이 새로 생깁니다. dual-side IR signoff, backside-aware floorplan, 새로운 power-via 셀 라이브러리 사용법을 익혀야 합니다. CAD/methodology·STA·PD 인력의 재훈련이 필요한 영역입니다. 특히 Synopsys·Cadence가 새로 내놓는 BSPDN 지원 flow에 대한 사내 reference design 확보가 경쟁력 차이를 만들 가능성이 높습니다.
메모리 진영(SK하이닉스·삼성 메모리)은 BSPDN의 직접 영향에서 한발 떨어져 있습니다. 다만 HBM4 base die처럼 logic을 메모리 스택과 통합하는 패키지에서 base die가 BSPDN 노드(예: TSMC N2/A16)에서 만들어진다면 thermal·전원 분배 시뮬레이션이 더 복잡해집니다. 또한 양사가 가진 TSV·hybrid bonding 기술 자산은 BSPDN 자체 공정과 일부 노하우가 겹치는 영역이라, 패키징 측면에서는 오히려 기회로 작용할 수 있습니다.
Watch points — 6~12개월 milestone
앞으로 6~12개월 동안 살펴볼 만한 milestone들입니다.
- Intel 18A HVM 전환: 2026년 본격 양산이 일정대로 진행되는지, Panther Lake·Clearwater Forest 같은 첫 18A 제품의 수율 안정성 보고
- TSMC A16 첫 customer tape-out: 2026년 하반기 risk production 일정과 첫 외부 고객 칩 발표 시점
- Samsung Foundry 1.4nm 공식 로드맵: BSPDN 적용 여부와 시점에 대한 공식 발표(Foundry Forum 또는 IR 자리)
- IEDM/VLSI Symposium 2026 발표: 세 회사와 imec의 BSPDN 관련 yield·thermal 데이터 갱신
- EDA 툴 maturity: Synopsys·Cadence·Ansys의 BSPDN signoff flow 인증과 실 production 적용 사례 증가
FAQ — BPR과의 차이, TSV 유무, 비용
Q. BSPDN과 BPR(Buried Power Rail)은 같은 것인가요? 다릅니다. BPR은 트랜지스터 STI 영역에 매립된 power rail로 frontside 공정 안에서 만들어지고, BSPDN은 wafer thinning 후 뒷면에 별도 metal layer를 형성합니다. 둘은 결합되어 함께 쓰일 수도 있습니다(예: BPR + nano-TSV로 backside 연결).
Q. TSV 기반과 TSV-less 중 무엇이 더 우수한가요? 단일한 정답은 없습니다. TSV-less(Intel PowerVia)는 셀 면적 이득이 크지만 backside contact 정합 정밀도가 더 빡빡합니다. TSV 기반(TSMC SPR)은 비교적 보수적이지만 nano-TSV 자체의 면적 오버헤드가 있습니다. 어느 쪽이 양산 yield에서 더 안정적일지는 첫 두 세대의 실제 ramp 데이터를 봐야 평가할 수 있습니다.
Q. 비용은 얼마나 늘어나나요? 회사별로 공개 수치는 없지만 thinning·본딩·backside lithography가 추가되면서 wafer 처리 단가는 올라갑니다. 대신 metal layer 수를 줄이거나 chip area를 줄여 net 비용은 노드 세대 평균과 비슷하거나 약간 높은 수준이라는 분석이 일반적입니다.