왜 지금 CoWoS-L 인가 — AI 가속기는 더 큰 패키지를 원한다
엔비디아 B200·GB200, AMD MI350, 그리고 이어서 나올 Rubin 세대 가속기에는 한 가지 공통점이 있다. 단일 다이로는 더 이상 충분하지 않다는 것. 노광 레티클 한계(약 858mm²)를 뚫기 위해 두 개의 컴퓨트 다이를 옆에 붙이고, 그 옆에 8~12 스택의 HBM3E·HBM4 를 둘러싼다. 이걸 한 패키지 안에 묶는 데에는 통상적인 CoWoS-S(silicon interposer 기반) 가 면적에서 한계에 부딪힌다. 실리콘 인터포저는 그 자체가 웨이퍼에서 잘려 나오는 부품이라 약 3.3 레티클 크기가 사실상 상한이었기 때문이다.
CoWoS-L 은 이 한계를 넘기 위해 TSMC 가 2023~2024 년 본격 양산화한 하이브리드 인터포저 기술이다. 이름의 L 은 LSI(Local Silicon Interconnect) — 작은 실리콘 브릿지 다이를 RDL 인터포저 안에 박아 넣어, 컴퓨트 다이와 HBM 사이의 고밀도 배선만 silicon 으로 처리하고 나머지 영역은 폴리머 기반 RDL 로 대체하는 구조에서 따왔다. 결과적으로 5~6 레티클 크기의 패키지가 가능해지고, 이게 B200/GB200 을 가능하게 한 결정적 인프라다.
기술의 실체 — RDL 인터포저 + 박힌 LSI 브릿지
CoWoS-L 의 단면은 위에서부터 (1) 컴퓨트 다이 + HBM 스택, (2) 마이크로 범프, (3) RDL 인터포저 + 그 안에 박힌 LSI 브릿지, (4) C4 범프, (5) 유기 기판(substrate) 으로 내려간다. 핵심은 (3) 단계다.
전통적 CoWoS-S 는 통째로 실리콘으로 된 인터포저(thinned wafer)에 TSV 와 RDL 을 다 내고, 그 위에 다이들을 마이크로범프로 본딩한다. 면적이 클수록 비싸고, reticle 한계 바깥은 stitch 해야 하므로 양산 곡선이 가파르다.
CoWoS-L 은 이걸 분해한다. RDL 인터포저는 폴리머·구리 다층 배선으로 만들어 넓은 면적을 상대적으로 싸게 커버하고, 고밀도 배선이 정말 필요한 위치 — 컴퓨트–HBM 인터페이스 — 에만 LSI 라는 작은 실리콘 브릿지(전형적으로 수 mm 변)를 임베드한다. LSI 안에는 미세 피치 RDL(서브마이크론 L/S 영역) 만 있고 TSV 는 보통 없거나 최소화한다.
전기적 관점에서 LSI 브릿지는 HBM 의 1024/2048 비트 인터페이스를 컴퓨트 다이까지 짧고 균일한 임피던스로 끌어주는 역할을 한다. 동시에 RDL 인터포저는 전원·그라운드 평면, 저속 IO, 그리고 다이–기판 간 패스를 담당한다. 이 분업이 CoWoS-L 의 본질이다. 실리콘은 꼭 필요한 곳에만 쓰고, 나머지는 더 큰 면적과 낮은 단가가 가능한 RDL 로 처리한다.
왜 어려운가 — 워피지·열·신호 무결성·KGD
5~6 레티클 크기의 패키지를 yield 있게 만드는 일은 단순한 size scaling 이 아니다. 몇 가지 동시 문제를 푼다.
- 워피지(warpage). 실리콘(CTE ~2.6 ppm/K), 폴리머 RDL(보통 50~70 ppm/K), 유기 substrate(~17 ppm/K) 가 같은 패키지 안에 있으면 reflow 사이클마다 휘어진다. 패키지가 작을 때는 무시 가능했던 차이가 70mm 변 이상 가면 수백 µm 단위 굽음이 된다. 마이크로범프 정렬, board mount 시 BGA 접합에 모두 영향이 간다.
- LSI 브릿지 임베딩 정밀도. 브릿지는 RDL 빌드업 단계에서 정해진 위치에 놓여야 하는데, 브릿지 위에 다시 RDL 층을 올리고 그 위에 컴퓨트·HBM 다이를 마이크로범프로 본딩하는 alignment chain 이 sub-µm 수준이다. 한 장의 carrier 위에서 이걸 동시에 맞추는 게 이 공정의 본질적 난이도다.
- 열(thermal). B200 클래스 컴퓨트는 다이 하나에 ~1000W 급이 들어간다. HBM 도 옆에서 같이 끓는다. RDL 인터포저는 폴리머라 실리콘보다 열전도가 훨씬 낮아, 컴퓨트 다이 바로 아래로 열을 빼는 경로가 silicon interposer 만큼 효율적이지 않으면 thermal hotspot 이 HBM 신뢰도까지 위협한다.
- signal integrity 와 EDA tool 지원. LSI 브릿지를 가로지르는 신호와 RDL 인터포저로 가는 신호의 임피던스·delay 가 다르다. 1024/2048 비트 HBM 인터페이스 timing skew, PAM-4 IO 의 jitter budget 을 한 패키지 안에서 동시에 만족시키려면 chip-package co-simulation 이 LSI–RDL 하이브리드를 모두 모델링해야 한다. EDA 벤더의 tool flow 가 이걸 따라잡는 데 시간이 걸렸다.
- 테스트와 KGD. 컴퓨트 2개 + HBM 8~12 + LSI 브릿지 다수가 모인 패키지는 그 자체로 수만 달러어치다. 마지막 단계에서 HBM 한 스택이 fail 나면 전체가 scrap 이 되기 때문에, KGD(Known Good Die) 와 KGS(Known Good Stack) 게이트가 이전보다 훨씬 빡빡하게 들어간다.
누가 잘하고 있나 — TSMC vs 삼성 vs 인텔
현시점에서 CoWoS-L 은 사실상 TSMC 의 상품이다. 2023~2024 년 양산을 시작했고, 엔비디아 B200·GB200·B300, 그리고 일부 hyperscaler ASIC 이 모두 여기에 묶여 있다. CoWoS-S 까지 합친 TSMC 의 advanced packaging 캐파는 보도 기준 2024 년 말 월 3만 wafer 수준에서 2025~2026 년 8만 이상으로 늘리는 것이 목표로 알려져 있다. 이 캐파 곡선이 곧 AI 가속기 출하량의 상한이며, 2024~2025 년 내내 나타난 GPU 공급 부족의 가장 직접적인 원인이다.
삼성은 I-Cube 와 H-Cube 라인업으로 유사한 전략을 추진하고 있다. 핵심은 자기 패키지 라인 + Foundry + HBM(SK 와의 경쟁) 까지 묶어 "원-스톱" 을 제공하려는 것. 다만 외부 client 가 대규모 GPU·ASIC 을 위탁한 사례는 아직 제한적이고, AVP 사업부의 capacity 와 yield 가 TSMC 대비 어느 수준에 와 있는지 공개 정보는 부족하다.
인텔은 다른 결로 접근한다. EMIB(Embedded Multi-die Interconnect Bridge) 는 사실 LSI 브릿지를 organic substrate 안에 박는 형태로, 개념적으로 CoWoS-L 과 매우 가깝다. Sapphire Rapids·Ponte Vecchio·Falcon Shores 가 EMIB 를 써왔고, EMIB 자체는 CoWoS-L 보다 먼저 양산화된 기술이다. 다만 인텔은 자사 제품 위주로 사용해왔고, 외부 파운드리 고객 대상의 packaging 사업으로 확장하는 데는 시간이 걸리고 있다. 본질적으로 CoWoS-L vs EMIB 는 RDL 인터포저(TSMC) 대 organic substrate(인텔) 의 차이로 정리할 수 있다.
OSAT 쪽에서는 ASE·Amkor 가 RDL fan-out 과 bridge embedding 노하우를 축적 중이지만, AI 가속기 메인스트림 물량은 아직 IDM/Foundry in-house 로 가는 비중이 크다.
한국 시각 — HBM 강국이 패키지 단계에 묶이는 구조
한국에는 두 개의 비대칭이 있다.
하나는 HBM 의 강세. SK 하이닉스 HBM3E 12-Hi, 그리고 곧 HBM4 가 엔비디아 B200·B300 과 다음 세대 가속기에 들어가지만, 그 패키지 자체는 TSMC CoWoS-L 위에 올라간다. 즉 HBM 매출은 한국으로 들어오지만, AI 가속기 BOM 안에서 가장 마진이 두꺼운 advanced packaging 단계는 한국이 아니라 대만이 가져간다. CoWoS 캐파 부족이 풀리지 않으면 HBM 출하 페이스도 같이 묶이는 구조다.
둘째는 삼성 AVP 의 위치. 자사 LSI · 파운드리 · DS-메모리를 한 묶음으로 묶어 advanced package 를 제공한다는 그림은 매력적이지만, TSMC 가 이미 양산화한 5~6 레티클 패키지를 같은 yield 로 받아낼 수 있느냐는 별도의 문제다. 외부 hyperscaler 고객을 끌어오기 위한 reference design, EDA tool 흐름, 그리고 thermal·warpage 데이터의 신뢰가 함께 갖춰져야 한다.
소부장 측면에서는 RDL 빌드업 소재(드라이필름·감광제), TSV-less LSI 브릿지용 photoresist, hybrid bonding chemistry 등에서 한국 소재기업이 들어갈 자리가 있다. 다만 메인 process recipe 가 TSMC 안에서 굳어지면 후발 진입은 보수적으로 설계해야 한다.
장기적으로 유리(glass) 코어 substrate 가 RDL 인터포저를 일부 대체하거나 보완할 가능성이 있는데, 여기서 한국 substrate·소재 업체가 새로운 진입 기회를 잡을 수 있다. CPO·HBM4·glass substrate 트렌드가 동시에 굴러가는 구간에서는 패키지 가치사슬이 다시 한 번 재편된다.
Watch points — 6~12개월 안에 봐야 할 5가지
- TSMC CoWoS 캐파 ramp — 분기별 capacity 발표와 실제 wafer-out, 그리고 2026 년 신규 advanced packaging 라인 가동 일정. 캐파 한 자릿수 % 차이가 곧 AI 가속기 가용량 차이로 직결된다.
- B300·GB300·Rubin 패키지 면적 — 6 레티클 한계를 어디서 깨고 8+ 레티클로 가는지, 거기서 LSI 브릿지 수와 배치가 어떻게 늘어나는지. 신호 무결성 한계가 어디서 잡히는지가 다음 세대 패키지의 ceiling 을 결정한다.
- 삼성 AVP 의 외부 고객 win — TSMC CoWoS-L 물량이 일부 빠져나오는 신호가 있다면 이게 가장 빠른 시그널이다. 단순 ramp 가 아니라 yield 검증을 통과한 second source 가 등장한다는 뜻이기 때문이다.
- 인텔 Falcon Shores · 차세대 EMIB — EMIB 의 면적 한계를 organic substrate 가 어디까지 끌고 가는지가 CoWoS-L 의 대안 가능성을 가른다.
- glass substrate × LSI 브릿지 — 인텔·삼성·TSMC 모두 glass core 위에 브릿지를 박는 hybrid 를 연구 중이다. 첫 양산 발표가 2026~2027 년 중에 나올 가능성이 있다.
정리
CoWoS-L 은 단순히 "더 큰 인터포저" 가 아니다. 실리콘과 폴리머 RDL 의 분업, LSI 브릿지의 정밀 임베딩, 5+ 레티클 면적에서의 워피지·열·신호 무결성을 동시에 푸는 시스템 엔지니어링의 결과물이다. AI 가속기의 다음 한 세대를 떠받치는 패키지 표준이며, TSMC 외에 누가 이걸 같은 yield 로 양산화하느냐가 향후 5년 advanced packaging 시장의 판도를 가른다.
한국은 메모리(HBM) 와 일부 소재에서 핵심 위치에 있지만, 패키지 자체의 가치사슬에서는 여전히 follower 다. 삼성 AVP 의 ramp 와 glass substrate 전환이 그 비대칭을 좁히는 가장 현실적인 경로이고, 이 둘이 동시에 움직이는 2026~2027 년 구간이 한국 advanced packaging 의 분기점이 될 가능성이 높다.