현직 반도체 엔지니어가 오늘 읽은 뉴스 요약:
오늘의 축은 메모리 공급과 선단 파운드리 병목입니다. 한국은 삼성전자와 SK하이닉스를 묶어 800조원 규모의 메모리 투자 프레임을 제시했고, TSMC는 3nm, 5nm 가동률과 CoWoS 증설로 2분기 마진 70% 근접 전망이 나왔습니다.
DRAM 가격은 AI용 HBM 전환의 부산물이 아니라 서버, PC, 레거시 제품까지 번지는 공급 재배치 문제로 바뀌고 있습니다. 엔지니어 관점에서는 공정 노드보다 패키징, 전력, 검증, 소재 재고가 실제 tape-out 일정과 원가를 더 빨리 흔드는 하루였습니다.
Chase's Take - 나는 오늘 뉴스를 메모리 슈퍼사이클보다 설계 제약의 재배치로 본다. HBM과 CoWoS가 돈을 빨아들이면 commodity DRAM은 싸게 남는 부품이 아니라 배정받기 어려운 부품이 된다.
TSMC의 70%에 가까운 마진 전망은 고객이 2nm 전환을 서두른다는 뜻보다, 3nm와 5nm 및 패키징 슬롯의 현재 가격 결정력이 아직 꺾이지 않았다는 뜻에 가깝다.
다음 체크포인트는 7월 16일 TSMC 2분기 실적에서 CoWoS 월간 capacity, N2P 양산 일정, 3분기 달러 매출 가이던스가 같은 방향으로 확인되는지다.
1. South Korea $520 billion investment plan, Samsung SK Hynix HBM
TL;DR - 한국은 삼성전자와 SK하이닉스를 포함한 800 trillion won, 약 $520 billion 규모 투자 계획을 공개했다. 4개 신규 생산시설과 HBM 패키징이 포함돼 메모리 공급의 초점이 commodity DRAM에서 AI 메모리로 이동한다.
- Samsung과 SK Hynix가 각각 2개씩, 총 4개 production facilities를 짓는 구조로 보도됐다.
- HBM은 전공정 수준의 제어가 필요한 적층 제품이라 단순 후공정 증설보다 장비, 클린룸, 수율 부담이 크다.
- AI 서버 고객은 HBM을 먼저 확보하려 하고, PC와 범용 서버 DRAM은 배정과 가격 조건이 더 거칠어질 수 있다.
- 다음 관전점은 인허가 단축, 전력망, 용수, 충청권 HBM 패키징 라인의 실제 착공 일정이다.
출처: Tom's Hardware - South Korea $520 billion investment plan, Samsung SK Hynix HBM
2. TSMC 2Q margins near 70%, 3nm와 CoWoS가 먼저다
TL;DR - TSMC는 3nm와 5nm 고가동률, AI GPU와 advanced packaging 믹스로 2분기 gross margin이 70%에 근접할 수 있다는 전망이 나왔다. 3분기 달러 매출은 전분기 대비 10% 이상 성장 가능성이 거론된다.
- TSMC의 4월-5월 합산 매출은 NT$827.7 billion으로 보도됐고, 6월 매출은 NT$440 billion 접근 가능성이 제시됐다.
- 마진 상승은 2nm 양산 뉴스보다 현재 3nm, 5nm, CoWoS 슬롯의 가격 결정력이 강하다는 신호다.
- N2P는 2026년 하반기 양산 전망으로 언급됐고, Qualcomm, MediaTek, Apple 관련 수요가 같이 거론됐다.
- 7월 16일 실적에서 CoWoS 월 140,000장, 2027년 170,000장 전망이 확인되는지가 핵심이다.
출처: TrendForce - TSMC 2Q margins near 70%, 3nm와 CoWoS가 먼저다
3. Samsung SK hynix Micron DRAM class-action, HBM 전환의 역풍
TL;DR - 미국 소비자 17명이 삼성전자, SK하이닉스, Micron을 상대로 DRAM 공급 제한 의혹 소송을 제기했다. 원고 측은 2022년 이후 commodity DRAM 공급 축소와 약 700% 가격 상승을 주장한다.
- 소송 번호는 3:26-cv-06345로 보도됐고, 피고 3사는 글로벌 DRAM 매출의 90% 이상을 차지한다고 주장됐다.
- 핵심 쟁점은 HBM 증설이 정당한 제품 믹스 전환인지, commodity DRAM 공급 제한인지의 구분이다.
- 투자자에게는 메모리 가격 상승의 지속성보다 법적 discovery 과정에서 CAPEX와 allocation 정책이 노출될 가능성이 변수다.
- 엔지니어에게는 HBM ramp가 서버 DIMM, PC DRAM, legacy DRAM lead time을 동시에 흔드는 구조가 더 직접적이다.
출처: TrendForce - Samsung SK hynix Micron DRAM class-action, HBM 전환의 역풍
4. Korea high-purity CO2 inventory one month 미만, DRAM 소재 경보
TL;DR - 한국의 고순도 CO2 재고가 한 달 미만으로 줄었다는 보도가 나왔다. 삼성전자는 월 1,800-2,000톤, SK하이닉스는 월 600-700톤을 쓰는 것으로 추정돼 세정 공정 소재가 생산 리스크로 올라왔다.
- 고순도 CO2는 초임계 세정에서 미세 패턴 내부 잔류물을 제거하는 데 쓰인다.
- 원유 공급 불안과 석유화학 가동률 하락이 CO2 feedstock 공급을 줄였고, 액화 CO2 가격은 연초 이후 약 20% 올랐다고 보도됐다.
- 현재 생산 차질은 없지만 inventory buffer가 줄면 advanced DRAM과 NAND ramp의 보이지 않는 제약이 된다.
- 가격보다 더 위험한 지점은 qualification된 공급처가 제한돼 있어 단기 대체가 어렵다는 점이다.
출처: TrendForce - Korea high-purity CO2 inventory one month 미만, DRAM 소재 경보
5. Micro LED optical interconnect ecosystem, AI 랙 CPO 병목
TL;DR - Micro LED 기반 CPO는 400개 이상 저속 광채널을 1mm2 미만 면적에 통합하고 1-2 pJ/bit 에너지 효율을 목표로 한다. TrendForce는 AI 데이터센터 광모듈 내 CPO 침투율이 2026년 0.5%에서 2030년 35% 근접까지 올라갈 수 있다고 봤다.
- MOSAIC 사례는 800Gbps 링크를 400개 2Gbps 채널로 나누는 wide-and-slow 접근을 보여준다.
- DSP, ADC, DAC, CDR 부담을 줄이면 전력과 equalization 문제가 완화돼 scale-up interconnect에 맞는다.
- 현재 전송 거리는 10m 미만이어서 데이터센터 장거리 광전송보다 AI 랙 내부 연결이 먼저다.
- 2030년 Micro LED CPO optical transceiver module 매출은 약 848 million 달러로 전망됐다.
출처: TrendForce - Micro LED optical interconnect ecosystem, AI 랙 CPO 병목
6. Imec 2026 roadmap 0.3nm nodes, cell height가 현실 지표다
TL;DR - Imec의 2026 로드맵은 A14, A10, 0.7nm, 0.3nm급 장기 노드를 제시했다. 하지만 실제 밀도 경쟁은 노드 이름보다 CPP 45nm, cell height 115nm, 5.5-track 같은 standard cell 지표로 옮겨간다.
- A14급은 2028년 등장, 실제 ramp는 2029년으로 제시됐고 TSMC A14 및 Intel 14A 일정과 맞물린다.
- A10급은 2030-2031년, CPP 42nm와 cell height 98nm가 언급됐다.
- 공정 이름이 작아져도 SRAM, routing congestion, buried power rail, backside PDN이 밀도 이득을 제한한다.
- 설계팀은 node label보다 library track 수, via resistance, EM margin을 먼저 봐야 한다.
출처: Tom's Hardware - Imec 2026 roadmap 0.3nm nodes, cell height가 현실 지표다
7. Rethinking chip verification, chiplet golden spec가 먼저다
TL;DR - Semiconductor Engineering은 multi-die와 chiplet 설계에서 golden specification이 검증의 병목으로 올라왔다고 짚었다. die boundary가 늘수록 protocol, safety, system-level property가 분산돼 RTL 검증만으로는 integration stall을 잡기 어렵다.
- Chiplet assembly는 각 die 경계가 표준 준수와 기능 요구사항의 새로운 표면이 된다.
- 수천만 달러 설계비를 쓰고도 system integration 단계에서 hang, stall, 미구현 behavior가 발견되면 검증 실패가 아니라 spec 실패다.
- AI 보조 검증은 assertion 생성을 빠르게 만들 수 있지만, 불명확한 요구사항을 자동으로 고쳐주지는 않는다.
- UCIe, CXL, proprietary die-to-die 링크를 섞는 팀은 spec traceability를 signoff checklist로 올려야 한다.
출처: Semiconductor Engineering - Rethinking chip verification, chiplet golden spec가 먼저다
8. Open-source RISC-V platform Croc, RTL to silicon 교육 흐름
TL;DR - ETH Zurich, lowRISC, University of Bologna 연구진은 Croc라는 open-source RISC-V SoC 교육 플랫폼을 공개했다. architecture, RTL, physical design, manufacturable layout을 한 흐름으로 묶어 오픈 PDK와 OpenROAD 기반 실습을 겨냥한다.
- 논문은 arXiv:2606.25673으로 공개됐고, 130nm ASIC tapeout, SystemVerilog, Verilator, Yosys, OpenROAD가 태그로 제시됐다.
- 반도체 인력 부족의 핵심은 이론 교육보다 RTL에서 GDS까지 실패를 경험하는 횟수다.
- 오픈소스 silicon flow는 선단 노드 경쟁을 대체하지 않지만, 검증과 physical design 감각을 키우는 training set이 된다.
- 대학과 스타트업은 Croc 같은 플랫폼으로 작은 accelerator와 peripheral IP를 반복 tapeout하는 커리큘럼을 만들 수 있다.
출처: Semiconductor Engineering - Open-source RISC-V platform Croc, RTL to silicon 교육 흐름
9. LLM-driven formal verification SafeGen, fault criticality로 좁혔다
TL;DR - ASU와 TI 연구진은 functional safety용 fault criticality 평가에 LLM과 formal verification을 결합한 SafeGen을 공개했다. 자동차와 industrial chip에서는 생성형 AI보다 assertion의 의미 해석 가능성이 더 큰 가치다.
- 논문은 arXiv:2606.25296으로 공개됐고, stuck-at fault, bridging fault, FMEDA, formal verification을 다룬다.
- LLM이 RTL을 대신 설계하는 이야기보다, safety assertion을 생성하고 fault criticality를 설명하는 용도가 더 빨리 실무화될 수 있다.
- 기존 simulation 기반 평가는 corner fault의 의미를 놓치기 쉽고, formal은 비용이 높아 범위 선정이 어렵다.
- ISO 26262 대응 팀은 생성된 assertion의 coverage보다 traceability와 review 가능성을 먼저 봐야 한다.
출처: Semiconductor Engineering - LLM-driven formal verification SafeGen, fault criticality로 좁혔다
