반도체 chip의 power는 dynamic power와 leakage power(static power)로 나뉩니다. 둘의 원인과 최적화 방법이 다르며, 공정 node에 따라 비중이 변합니다.
Dynamic Power란?
Dynamic power는 회로가 switching할 때 소모되는 전력입니다. P = αCV²f로 표현됩니다. α는 switching activity(toggle rate), C는 capacitance, V는 전압, f는 주파수입니다.
Switching power는 output node의 capacitance를 충방전할 때 소모됩니다. Internal power(short-circuit power)는 PMOS와 NMOS가 동시에 켜지는 순간에 VDD에서 VSS로 흐르는 전류에 의해 발생합니다.
Dynamic power 최적화 방법은 clock gating(α 감소), 전압 scaling(V 감소), cell sizing(C 감소), operand isolation(불필요한 연산 차단)입니다.
Leakage Power란?
Leakage power는 switching 없이도 항상 소모되는 전력입니다. 주요 원인은 subthreshold leakage(gate 전압이 threshold 이하일 때도 흐르는 전류)와 gate leakage(gate oxide를 통해 흐르는 전류)입니다.
공정이 미세화될수록 threshold voltage가 낮아지고 oxide가 얇아져 leakage가 급증합니다. 28nm 이전에는 dynamic power가 지배적이었지만, 이후 leakage 비중이 크게 증가했습니다. FinFET 도입으로 leakage가 다시 줄었지만, 여전히 중요한 요소입니다.
Leakage 최적화는 multi-Vt cell 사용(HVT 비중 증가), power gating(미사용 block 전원 차단), body biasing(threshold voltage 동적 조절)으로 수행합니다.
정리
Dynamic power는 switching에 의해, leakage power는 transistor의 누설 전류에 의해 발생합니다. Clock gating, voltage scaling으로 dynamic power를, multi-Vt, power gating으로 leakage를 최적화합니다.