왜 지금 FOPLP가 다시 화두인가
2024-2025년 사이 AI 가속기 패키지는 빠르게 reticle 한계를 넘어섰다. NVIDIA Blackwell B200은 두 개의 다이를 묶어 reticle 약 1.7배 수준이고, B300·Rubin 세대로 가면 패키지 substrate 위에 올라가는 실리콘 면적은 reticle의 4~5배를 향한다는 것이 보도 기반의 일반적 그림이다. 인터포저 기반 CoWoS-S/L은 면적 한계와 공급 capacity 양쪽에서 동시에 압박을 받는다. TSMC가 CoWoS capacity를 빠르게 늘려도 AI 고객 수요를 다 받지 못한다는 보도가 반복되고, 가격도 가파르게 오른다.
여기서 FOPLP(Fan-Out Panel-Level Packaging)가 다시 호명된다. 둥근 300mm 웨이퍼 위에 사각 패키지를 배치하면 가장자리 손실이 크고, 패키지가 reticle 4배에 달하면 한 wafer에서 나오는 단위가 한 자릿수에 그친다. 반면 510mm × 515mm, 또는 600mm × 600mm 같은 사각 패널을 캔버스로 쓰면 면적 활용률이 단숨에 약 2.5~3배로 올라간다는 것이 일반적인 분석이다.
FOPLP 자체는 새 개념이 아니다. 2010년대 후반부터 모바일 AP·PMIC 같은 소형 칩에서 일부 적용돼 왔다. 다만 그동안은 미세 RDL 한계와 패널 warpage 때문에 고성능 SoC·HBM 부착에 어울리지 않았다. AI 가속기가 패키지 비용을 흡수할 수 있는 가격대로 올라오면서, 그리고 RDL 공정·재료가 진화하면서 FOPLP가 다시 메인 무대로 끌려 올라왔다. cycle은 같지 않지만 운(韻)은 맞는다는 격이다.
FOPLP의 실체 — 무엇을 어떻게 하는가
FOPLP는 fan-out 패키지의 한 형태다. 핵심 흐름은 다음과 같다.
- KGD 준비: 웨이퍼에서 잘라낸 known good die만 모은다. 잘못된 die가 패널에 들어가면 그 패널 전체 수율이 깎이기 때문에 die 단위 검증이 필수다.
- Reconstitution: 사각 캐리어 패널 위에 die를 능동면(active face)이 위로 또는 아래로 향하도록 정밀하게 배치한다. die placement 정확도는 보통 ±5μm 이하, 고급 라인은 ±2~3μm 수준이 목표다.
- Molding: EMC(epoxy molding compound)를 부어 die를 고정하고 평탄화한다. 이때 EMC와 die 간 CTE 차이가 패널 warpage를 만든다.
- RDL 형성: 평탄화된 패널 위에 절연막–시드–패터닝–도금을 반복해 다층 RDL을 만든다. 현재 양산 라인은 line/space 5/5μm 정도가 흔하고, AI 패키지를 노리는 차세대 라인은 2/2μm, 더 나아가 sub-2μm까지 본다.
- BGA / 솔더볼: 마지막에 솔더볼을 붙여 PCB와의 연결을 만든다.
- 싱귤레이션: 패널을 개별 패키지 단위로 자른다.
면적 효율이 핵심이다. 600mm × 600mm 패널이라면 패널 면적은 약 360,000mm². 300mm 웨이퍼는 약 70,685mm²로, 거기에 사각 패키지를 넣으면 가장자리 손실 때문에 실효 면적은 더 줄어든다. 큰 패키지일수록 효율 격차가 커진다는 점이 FOPLP가 AI 가속기에서 의미를 갖는 이유다.
또 하나 — FOPLP는 인터포저가 없다. CoWoS-S처럼 실리콘 인터포저를 쓰지도, CoWoS-L처럼 LSI 브릿지를 박지도 않는다. RDL 자체로 die-to-die 라우팅을 한다. 그래서 같은 패키지 안에서 HBM 같은 광폭 메모리를 어떻게 붙일지, 그리고 RDL 채널의 신호 무결성·손실을 어떻게 관리할지가 별도의 큰 숙제로 남는다.
왜 어려운가 — 패널 warpage·RDL·장비 생태계
FOPLP가 그렇게 좋다면 왜 진작 메인이 못 됐는가. 답은 세 개의 벽에 있다.
1) 패널 warpage. 큰 면적, 다층 RDL, EMC + 실리콘 + 구리의 서로 다른 열팽창계수. 이 조합은 공정 도중 패널이 휘는 현상을 만든다. 휨이 커지면 노광 시 초점이 어긋나고, 미세 RDL 패턴이 깨진다. 화학기상증착·도금·CMP 모든 단계에서 두께·균일도 편차가 커진다. 패널 사이즈가 클수록, 다층이 깊을수록 warpage 관리가 어려워지는 비선형 곡선을 그린다. 캐리어 글래스의 강성, 디바이스 면 stress balance, EMC 큐어링 프로파일까지 — 사실상 패키지 BOM 절반이 warpage 통제를 위한 변수다.
2) 미세 RDL 균일도. 5/5μm RDL을 300mm 웨이퍼 위에 그리는 것과 600mm × 600mm 패널 위에 그리는 것은 다르다. 면적이 4배가 넘으면 노광 stitching, 도금 균일도, photoresist 코팅 두께 편차가 모두 새 문제로 등장한다. AI 패키지는 sub-2μm급 RDL까지 가야 의미가 있는데, 이 밀도를 패널 끝과 끝에서 동일하게 유지하는 것이 현재 가장 큰 기술 난제 중 하나다. 디스플레이용 노광 장비를 그대로 가져와서 풀 수 있는 문제는 아니다.
3) 장비·재료 생태계. 300mm 웨이퍼 라인은 표준화돼 있다. 모든 노광기·세정기·증착기가 300mm 핸들링을 전제로 만든다. 패널 라인은 디스플레이용 설비를 차용하거나 신규로 설계해야 하고, 패널 사이즈도 510 × 515, 510 × 410, 600 × 600 등 여러 후보가 경합 중이다. EMC, 드라이필름 photoresist, 캐리어 글래스, 시드 메탈 — 모두 패널 사이즈에 맞춰 새로 인증해야 한다.
마지막으로 수율 경제학이 있다. 패널 한 장에 들어가는 die가 많아질수록 한 die의 결함이 패널 전체에 미치는 영향은 줄지만, 거꾸로 패널 단위 공정 사고가 한 번 나면 손실이 더 크다. KGD 검증과 in-line 검사·repair 옵션 설계가 곧 BOM 비용을 결정한다.
누가 잘하고 있나 — 삼성전기·ASE·TSMC·Powertech·Intel
FOPLP 트랙은 단일 표준 경기가 아니다. 회사마다 출발점과 목표가 다르다.
- 삼성전기 (Samsung Electro-Mechanics) — 공식적으로 FOPLP 라인 투자를 발표했고, AI 가속기·서버 SoC를 타깃으로 한다는 보도가 반복된다. 모바일 AP FOPLP 경험 자산을 갖고 있어 미세 RDL 쪽에서 빠르게 올라올 수 있다는 평가가 있다.
- ASE (대만 OSAT) — FOCoS-CL/Bridge 등 panel·wafer 양 트랙을 모두 운영한다. 광범위한 OSAT 고객 베이스가 강점이다.
- TSMC — CoWoS가 주력이지만 SoW(System-on-Wafer)·CoW 형태로 reticle 한계를 우선 푸는 전략이 먼저다. 패널 레벨 진입 시점·범위는 공개적으로 보수적이며, 보도 기준으로는 단계적 검토 단계로 알려져 있다.
- Powertech (PTI) — FOPLP 라인 공개 투자, 메모리 패키지·소형 SoC부터 진입한다.
- Intel Foundry — Foveros 라인업과 별개로 패널 레벨 RDL·brick 형태를 제시한 바 있다. Foundry 사업이 어떤 속도로 뜨느냐가 영향을 줄 변수다.
차이를 만드는 변수는 결국 (1) RDL 공정 미세화 능력, (2) 패널 사이즈 선택과 표준 협상력, (3) AI 가속기 고객을 누가 먼저 잡느냐다. 첫 HVM 레퍼런스를 잡는 회사가 그 다음 세대 가속기 socket까지 가져갈 가능성이 높다.
Korea 시각 — 삼전기·이노텍·OSAT·디스플레이 생태계
FOPLP는 Korea 반도체 생태계가 구조적으로 강점을 발휘할 수 있는 드문 영역 중 하나다.
삼성전기는 가장 직접적인 후보다. 모바일 AP FOPLP 양산 경험이 가장 길고, 사내 RDL 라인을 들고 있다. 삼성전자 시스템LSI / 파운드리 사업과의 수직 협력 가능성, 그리고 외부 AI ASIC 고객(보도 기준 NVIDIA·AMD·Broadcom·Marvell 등이 거론되고 있음)을 어떻게 가져오느냐가 다음 단계 관전 포인트다. 모바일 AP 경험은 die 사이즈와 RDL 층수가 다르기 때문에 그대로 옮겨지지는 않지만, 패널 핸들링·warpage 관리 노하우라는 비대칭 자산은 분명하다.
LG이노텍은 FC-BGA 기판에서 강점을 키워 왔고, 업계에서 FOPLP 진입 가능성이 거론된다. 다만 공식 로드맵보다 수년 앞선 시나리오들이 시장에 떠도는 만큼 보도와 공식 발표를 분리해 보는 것이 안전하다.
OSAT와 후공정 장비사 — 하나마이크론·SFA반도체·두산테스나 같은 Korea OSAT와 한미반도체·HPSP 같은 장비사가 패널 레벨 흐름에서 어떤 포지션을 잡느냐는 향후 5~7년 매출 구조에 직접적이다. 한미반도체의 TC 본더, HPSP의 고압 어닐링 같은 자산은 AI 패키지에서 이미 의미를 갖고 있고, 패널 레벨로 영역을 확장하려면 신규 라인 투자와 설비 인증이 필요하다.
디스플레이 자산 재활용 — Korea는 LG디스플레이·삼성디스플레이가 8.5세대 이상 대형 패널 라인을 보유한 거의 유일한 국가다. 디스플레이용 노광기·식각기·증착기를 FOPLP 라인으로 전용하는 시나리오는 십수 년 동안 이론으로만 돌았지만, AI 패키지 capex가 현실적인 수익을 약속하는 지금은 다시 검토 가치가 있다. 재료·공정 적합성을 그대로 가져갈 수는 없다는 한계가 있지만, 패널 핸들링·warpage 관리 노하우는 Korea의 비대칭 우위 중 하나다.
Watch points — 다음 6~12개월
- 첫 HVM 레퍼런스 — AI 가속기 또는 서버 SoC가 FOPLP 패키지로 양산되는 첫 사례가 어느 회사·고객 조합에서 나올지. 삼성전기의 외부 ASIC 수주 발표 여부가 가장 직접적인 신호다.
- RDL 미세화 — 2/2μm, 그리고 sub-2μm 라인의 데모 또는 양산 발표. RDL 4~6층, 8층 사양이 어디까지 가는지.
- 패널 사이즈 표준화 — 510 × 515 vs 600 × 600 중 시장이 어디로 수렴하는지. SEMI·JEDEC의 표준화 움직임.
- 수율 데이터 — 공식 IR/컨퍼런스에서 패널당 수율, 단가 비교 데이터가 공개되는 시점. 현재는 추정·보도 기반이 대부분이다.
- 경쟁/대체 트랙 — TSMC SoW/SoW-X, Intel 패널 레벨, 그리고 글래스 substrate와의 결합 시나리오. 각 트랙이 AI capex 안에서 어떤 슬롯을 차지하는지.
개념 정리 / FAQ
Q. FOPLP와 FOWLP(Fan-Out Wafer-Level Packaging)의 차이는?
캔버스가 다르다. FOWLP는 300mm 둥근 웨이퍼, FOPLP는 510~600mm급 사각 패널을 쓴다. 면적 효율은 FOPLP가 압도적이지만 균일도·warpage·장비 생태계가 더 어렵다.
Q. FOPLP가 CoWoS를 대체하나?
완전 대체보다는 슬롯 분담이 현재 시나리오다. 인터포저가 필요한 초고대역 HBM 다수 부착 패키지는 CoWoS 트랙이, RDL만으로 라우팅 가능한 SoC·ASIC·IO 다이는 FOPLP 트랙이 가져가는 형태가 보도되고 논의된다.
Q. 글래스 substrate와는 무엇이 다른가?
계층이 다르다. 글래스 substrate는 PCB 격 기판을 글래스로 바꾸는 이야기, FOPLP는 그 위에 올라가는 패키지 자체의 제조 방식이다. 둘은 결합이 가능하다.
Q. Korea가 잘할 수 있나?
삼성전기의 라인 투자, 디스플레이 패널 노하우, 후공정 장비사 자산이 결합되면 구조적 강점이 있다. 다만 첫 AI ASIC 고객 확보가 결정적이고, 그 결과로 향후 capex 회수 곡선이 갈린다.