왜 지금 GAA 나노시트인가
2024년까지 leading-edge 로직 노드의 표준은 FinFET이었다. Intel이 22nm에서 처음 양산화한 뒤 TSMC와 Samsung이 빠르게 따라잡았고, 7nm·5nm·3nm 초기 세대까지 거의 모든 high-performance SoC가 FinFET을 썼다. 그러나 핀(fin) 높이를 더 키우고 폭을 줄이는 식의 스케일링은 5nm 이하에서 채널 제어와 driving force가 동시에 깎이는 한계에 부딪혔다.
그 다음 해법이 GAA(Gate-All-Around) 나노시트다. Samsung은 3nm 1세대(GAE)를 2022년 양산화하며 가장 먼저 GAA로 넘어갔고, TSMC는 N3 패밀리까지 FinFET을 유지한 뒤 N2부터 나노시트로 전환하는 일정이 공개되어 있다. Intel은 18A에서 RibbonFET이라는 자체 명칭으로 GAA를 도입하며 BSPDN(PowerVia)을 함께 묶는다. 즉, 3nm 이하의 모든 leading-edge 노드가 같은 트랜지스터 패밀리로 수렴하는 구조다.
AI 가속기·HPC 칩의 다이 면적 대부분이 이 노드들로 이동하고 있어, GAA 나노시트는 향후 5~7년 leading-edge 로직을 떠받치는 기반 기술이다. 더 좁아지면 forksheet, 그 다음은 CFET으로 변형되지만 채널을 얇은 시트로 쌓아 게이트가 4면을 감싼다는 큰 골격은 바뀌지 않는다. 그래서 GAA 나노시트의 동작 원리와 trade-off를 한 번 잡아두면 그 위 변형들이 한결 쉽게 읽힌다.
GAA 나노시트는 어떻게 만들어지나
FinFET과 GAA의 가장 직관적인 차이는 게이트가 채널을 감싸는 면의 수다. FinFET은 직립한 핀의 세 면을 게이트가 감싼다. 핀 위쪽 한 면은 게이트가 닿지만 핀 바닥은 substrate 쪽이라 사실상 3-side gate다. GAA 나노시트는 채널을 가로로 누인 얇은 실리콘 시트 여러 장으로 만들고, 그 사이마다 게이트 metal이 들어가 시트의 4면을 모두 감싼다. 채널을 더 강하게 통제할 수 있다는 뜻이고, 이는 short-channel effect와 sub-threshold leakage를 줄여준다.
두 번째 차이는 디자인 자유도다. FinFET에서 driving force를 늘리려면 핀 개수를 정수 단위로 늘려야 했다. 1핀, 2핀, 3핀처럼 띄엄띄엄한 quantization이 layout을 제약했다. 나노시트는 시트의 너비를 비교적 자유롭게 조절할 수 있다. 좁은 시트는 SRAM 같은 저전력 셀에, 넓은 시트는 HPC 코어에 쓴다는 식이다. 같은 standard cell 라이브러리 안에서 high-performance·low-power 트랙을 시트 너비로 분리하는 디자인이 가능해진다.
공정 골격은 다음과 같다. 먼저 substrate 위에 SiGe와 Si를 번갈아 쌓아 superlattice를 만든다. 보통 시트 3~4장을 노린다. 그 위에 fin과 비슷하게 패턴을 잡고 EUV로 정의한 뒤 dummy gate를 세운다. 다음 단계에서 SiGe만 선택적으로 제거(selective etch)해 시트 사이를 비우고, 그 빈 공간에 게이트 dielectric(High-K)과 metal을 ALD로 채워 넣는다. 시트 사이가 워낙 좁아 ALD 외 방식으로는 conformal한 게이트 막을 만들기가 어렵다.
이 흐름에서 빠질 수 없는 게 inner spacer다. SiGe를 빼낸 자리 끝부분에 작은 dielectric plug를 넣어, 나중에 epitaxy로 자라는 source/drain과 게이트가 직접 마주보지 않도록 막는다. inner spacer가 부실하면 게이트-S/D capacitance가 폭발해 RC delay가 망가진다. 즉 inner spacer는 GAA 성능의 핵심 트래픽 통제관이다.
왜 어려운가 - 공정과 EDA의 새 트래픽
나노시트가 어려운 이유는 새로 추가된 공정 단계마다 selectivity와 dimensional control이 동시에 필요하기 때문이다. 가장 까다로운 step 중 하나가 SiGe sacrificial removal이다. SiGe만 깎고 Si 시트는 그대로 둬야 하는데, Ge 농도가 낮으면 selectivity가 떨어지고 너무 높으면 epitaxy 단계에서 dislocation이 생긴다. 공개된 자료에 따르면 25~35% 수준의 Ge 농도와 HCl 가스 기반 etch 화학이 일반적으로 거론되며, 이 조합을 양산 yield에서 안정화하는 데만 수년이 들어갔다.
두 번째 병목은 inner spacer 두께다. 너무 두꺼우면 effective channel 길이가 줄어 driving force가 떨어지고, 너무 얇으면 게이트-S/D 사이 leakage path가 생긴다. 시트별 inner spacer 두께가 ±0.5nm 수준에서만 흔들려도 Vt와 sub-threshold slope가 같이 흔들린다. 이걸 wafer 전체에 균일하게 만드는 게 yield의 결정 변수다.
게이트 work-function metal stack도 부담이 늘었다. NMOS와 PMOS의 Vt를 맞추려면 시트 사이 좁은 공간에 서로 다른 metal layer를 정확하게 deposit하고, 필요한 부위에서만 etch back해야 한다. FinFET에선 핀 옆면에만 ALD가 들어가면 됐지만, 나노시트는 시트 사이라는 닫힌 공간 안쪽에 conformal한 다층막을 만들어야 한다. ALD 사이클 수가 늘면 throughput과 비용이 같이 올라간다.
EDA 측에도 새 챌린지가 있다. 시트 사이 게이트 metal과 source/drain 사이의 capacitance, 시트 간 cross-coupling, S/D epitaxy의 비대칭 형상 같은 요소가 모두 새 parasitic 컴포넌트로 들어온다. 기존 FinFET용 RC extraction과 device 모델로는 정확한 timing을 못 잡는다. 파운드리는 새 PDK·SPICE 모델을 내놓아야 하고, 디자이너는 OCV/AOCV corner를 더 보수적으로 잡으며 STA를 sign-off한다. 초기 노드일수록 모델 confidence가 떨어져, 같은 frequency target이어도 timing margin을 더 두껍게 깔아두는 방식의 conservative 디자인이 일반적이다.
마지막으로 시트 너비 quantization 문제가 있다. 디자인 자유도가 높아진 대신, 라이브러리 셀별로 시트 너비가 너무 다양해지면 process variability가 커진다. 실제 양산에서는 몇 가지 standard 너비로 묶어 셀 라이브러리를 만든다. 즉 '연속적'인 너비라는 이론상의 자유도는 양산에서는 일부만 살린다.
Samsung·TSMC·Intel - 같은 GAA, 다른 노선
Samsung은 2022년 6월 3nm 1세대(GAE: Gate-All-Around Early)를 양산 발표하며 leading-edge 노드 중 가장 먼저 GAA로 전환했다. 자체 명칭은 MBCFET(Multi-Bridge Channel FET)이고, 시트 3장 구조로 알려져 있다. 이후 GAP(Gate-All-Around Plus)에서 시트 너비와 디자인 룰을 다듬었다. 다만 외신·증권 리포트 기준으로 3nm GAE의 양산 yield는 초기에 기대치보다 낮았고, 2024~2025년에 걸쳐 점진적으로 회복되었다는 분석이 우세하다.
TSMC는 N3 패밀리(N3, N3E, N3P 등)까지 FinFET을 유지하고 N2부터 나노시트로 전환하는 전략을 택했다. FinFET 성숙도를 끝까지 활용한 뒤 한 번에 GAA로 넘어가며 디자인 PPA를 끌어올리는 노선이다. 공식 발표 기준 N2는 2025년 양산을 목표로 하며, N2P·A16(BSPDN 추가) 같은 후속 변형이 예고되어 있다. 보도 자료에 따르면 TSMC는 시트 너비를 비교적 넓게 잡고 large driving cell 디자인을 강조하는 경향이 있다.
Intel 18A는 RibbonFET(자체 GAA 명명)과 PowerVia(BSPDN 자체 명명)를 함께 도입한다는 점이 다르다. 즉 FinFET → GAA 전환과 front-side power → back-side power 전환을 한 노드에서 동시에 진행한다. 두 변화를 분리해 진행한 Samsung·TSMC와 비교하면 리스크는 더 크지만 PPA gain은 더 클 수 있다는 trade-off다. 18A는 2025년 시제품·양산 진입을 공식 목표로 한다.
같은 GAA 패밀리라도 sheet 개수, 너비, S/D epitaxy 형상, work-function metal 스택의 디테일이 다르고, 그에 따라 같은 frequency·power target에서도 area·leakage 결과가 갈린다. 디자인 IP 회사 입장에서 같은 IP를 세 파운드리에 동시에 포팅하는 비용이 FinFET 시절보다 훨씬 높아진 이유다.
Korea 시각 - Samsung Foundry의 GAA 베팅과 부담
한국 파운드리 산업에서 GAA 나노시트는 Samsung Foundry의 추격 전략 그 자체에 가깝다. TSMC가 FinFET 성숙도를 끝까지 끌고 가는 동안 Samsung은 한 세대 먼저 GAA로 넘어가 leading-edge 노드 선언에서 우위를 잡으려 했다. 결과적으로 시기적으론 앞섰지만 yield 측면 어려움이 길어지면서 대형 SoC 고객을 빠르게 끌어오지는 못했다는 평가가 많다. 다만 GAE → GAP → 2nm로 이어지는 GAA 학습 곡선이 누적되고 있어, 2nm 노드부터 본격적인 외부 수주 확대를 노리는 그림이다.
국내 fabless·디자인 IP 회사 입장에서 GAA 도입은 부담 요인이다. FinFET 시절 다듬어 둔 Standard Cell, IP block, EDA flow를 GAA 노드용으로 재검증해야 하고, 시트 너비별 라이브러리 트랙·OCV margin·ESD 룰이 모두 갱신된다. 같은 IP를 Samsung 3nm와 TSMC N2 양쪽에 포팅하는 경우 디테일 차이가 누적돼 검증·실리콘 디버그 비용이 늘어난다. SK 하이닉스는 메모리 중심이라 GAA 자체를 직접 사용하지 않지만, HBM·SoC 패키지에서 GAA 노드 logic die와 결합해야 하므로 base die 디자인 룰과 thermal·power 가정에서 영향을 받는다.
소부장 측에서는 SiGe epitaxy 장비, 시트 사이 ALD work-function metal, 그리고 EUV·High-NA 마스크 블랭크 같은 핵심 소재·장비 의존도가 GAA 도입과 함께 더 깊어진다. ASML·LAM·AMAT·TEL 같은 글로벌 공급사 의존이라는 구조적 약점은 노드가 진보할수록 더 두드러지며, 국내 소부장 업체가 진입할 수 있는 영역이 어디인지가 정책·투자 차원의 핵심 질문으로 남는다.
앞으로 6~12개월 watch points
- TSMC N2 양산 진입 시점 - 공개 일정 기준 2025년 하반기 risk production, 2026년 양산. 첫 large-die 고객(보도 기준 애플·엔비디아 등 거론)의 design-in 시점이 GAA 디자인 곡선의 중요한 신호다.
- Intel 18A 외부 파운드리 고객 die - RibbonFET + PowerVia 조합의 첫 외부 양산 die가 어떤 PPA로 검증되는지. Intel Foundry 사업의 분기점이 될 데이터다.
- Samsung 2nm 양산 timeline - 3nm GAE/GAP 학습을 누적해 2nm에서 yield와 PPA를 동시에 끌어올릴 수 있는지. 2026년이라는 공식 timeline의 실제 진행 상황이 관전 포인트다.
- BSPDN 결합 노드 - TSMC A16(2026~), Intel 18A의 BSPDN+GAA 결합이 디자인 측 routing·thermal에 어떤 영향을 미치는지. 이후 Samsung의 BSPDN 도입 노드(2nm 또는 1.4nm) 결정도 따라온다.
- Forksheet 전환 timing - SRAM 스케일링이 한계인 1.4nm/A14 이하에서 forksheet 전환 시점. imec 로드맵 기준 2027~2028년이 거론된다.
자주 나오는 질문
Q. GAA와 nanowire는 같은 건가요?
nanowire는 GAA의 한 변형이다. 채널이 원기둥(wire) 모양이면 nanowire, 가로로 누인 시트면 nanosheet다. 양산화된 leading-edge 노드는 모두 nanosheet 쪽이다. nanowire는 driving force 측면에서 시트 대비 손해가 커서 양산용으로는 거의 쓰이지 않는다.
Q. RibbonFET, MBCFET, Nanosheet는 다른 기술인가요?
같은 GAA 나노시트 패밀리에 대한 회사별 명칭이다. Intel은 RibbonFET, Samsung은 MBCFET, TSMC는 Nanosheet라고 부른다. 시트 개수·너비·공정 디테일에서 차이가 있을 뿐 큰 골격은 같다.
Q. GAA 다음은 무엇인가요?
SRAM 스케일링이 막히는 1.4nm/A14 부근에서 forksheet으로 변형되고, 그 다음은 NMOS와 PMOS를 위아래로 적층하는 CFET이 거론된다. 두 변형 모두 채널을 시트로 쌓아 게이트가 감싼다는 GAA 골격은 그대로 유지한다.