왜 지금 하이브리드 본딩인가
2026년 반도체 산업의 가장 큰 변곡점 중 하나는 하이브리드 본딩(Hybrid Bonding)의 본격 양산 진입이다. HBM4 16-Hi 스택, TSMC SoIC 기반 AI 가속기, 3D NAND 300단 이상 적층 — 이 세 흐름이 모두 같은 기반 기술을 필요로 한다.
지금까지 적층 패키징의 표준은 마이크로 범프(micro-bump)였다. 그러나 범프 피치가 30~40μm 수준에서 정체되면서, 더 높은 I/O 밀도와 더 낮은 신호·전력 손실을 요구하는 차세대 칩에서 한계가 보이기 시작했다. 하이브리드 본딩은 범프 자체를 없애고 구리(Cu) 패드와 절연막(SiO₂)을 직접 접합한다. 결과적으로 1μm 미만 피치까지 확장 가능하고, 다이 간 신호 거리도 짧다.
HBM이 12-Hi에서 16-Hi로 넘어가는 시점, 그리고 AI 가속기 패키지의 die-to-die 대역폭 요구가 한 자릿수 TB/s를 넘는 시점이 겹치면서, 하이브리드 본딩은 더 이상 'next-gen' 이 아니라 '지금 양산 결정' 사안이 됐다. AMD가 3D V-Cache 라인에서 이미 양산 적용 중이고, 인텔의 Foveros Direct가 차세대 서버 라인에 들어가는 흐름은 이 분기점을 잘 보여준다.
기술의 실체 — 두 종류의 결합이 동시에 일어난다
하이브리드 본딩의 핵심은 두 종류의 결합이 한 단계에서 동시에 일어난다는 점이다.
- SiO₂–SiO₂ 융착(fusion bond): 두 다이의 절연막 표면을 활성화한 뒤 상온에서 마주 붙인다. 반데르발스 결합이 시작점이고, 이후 공유 결합으로 안정화된다.
- Cu–Cu 직접 접합: 절연막 안에 노출된 구리 패드가 100~300°C 영역의 어닐링(annealing) 단계에서 팽창하며 서로 맞닿아 금속 접합을 형성한다.
이 과정의 출발점은 화학적 기계 연마(CMP)로 절연막과 구리 패드의 표면을 거의 완벽한 평면으로 만드는 것이다. 일반적으로 구리 패드를 절연막 면보다 수 나노미터(nm) 낮게 깎아두는 'recess(딤플)' 가공이 들어간다. 그래야 어닐링 시 구리가 팽창해 균일한 접합을 형성하면서도, 본딩 직전에는 두 절연막이 먼저 접촉할 수 있다.
공개 자료 기준 대표 스펙을 정리하면 다음과 같다.
- 현재 양산 영역: 피치 9μm 전후 (TSMC SoIC, Sony 이미지 센서 등)
- 로드맵 단기: 3μm 이하
- 연구·시제품: 1μm 미만, 일부에서는 sub-500nm 시연
마이크로 범프 대비 인터커넥트 길이가 짧고 기생 인덕턴스(L)·커패시턴스(C)가 작아, 동일 다이-다이 거리에서도 신호 무결성과 단위 비트 에너지(pJ/bit)가 개선된다. 또한 범프와 언더필(underfill)이 사라져 열 저항이 낮아진다 — 적층 다이 사이의 열 전달 측면에서 본질적으로 유리한 구조다.
왜 어려운가 — 좁은 공정 윈도우와 누적되는 yield
그렇다면 모두가 즉시 채택하지 않는 이유는 무엇인가. 하이브리드 본딩이 어려운 이유는 한두 가지가 아니다.
- 표면 평탄도와 청정도: 본딩 전 표면 거칠기는 보통 sub-nm RMS 수준이 요구된다. 단 한 개의 입자(particle)도 본딩 결함의 원인이 된다. 사실상 'class 1'에 가까운 본딩 모듈 환경이 필요하다.
- 구리 dishing 제어: CMP에서 구리 패드의 함몰 깊이를 nm 단위로 제어해야 한다. 너무 깊으면 어닐링 후에도 빈 공간(void)이 남고, 너무 얕으면 본딩 전 절연막 접촉 자체가 불가능하다.
- 정렬 정밀도: 피치가 줄어들수록 die-to-die overlay가 sub-100nm 영역으로 들어간다. 이는 본더(bonder) 장비 자체의 한계 영역이다.
- 열팽창 매칭: 두 다이의 재질과 금속 비율이 다르면 어닐링 중 미세한 변형이 누적된다. 특히 로직-메모리 이종접합에서 까다롭다.
- KGD(Known Good Die) 부담: 적층 후에는 단일 다이의 결함이 스택 전체 폐기로 이어진다. 본딩 전에 다이를 충분히 검증해야 하는데, 박형(thinned) 다이를 손상 없이 테스트하는 일은 그 자체가 난제다.
- EDA·설계 인프라 부족: 다이 간 초미세 핀 연결이 가능해지면서, 열·전기적 결합(thermal/electrical coupling), 전류 경로(IR drop), 일렉트로마이그레이션(EM) 모델이 칩 단위가 아니라 스택 단위에서 다시 작성돼야 한다. 표준화된 sign-off 플로우가 아직 정착돼 있지 않다.
요약하면 — 공정 윈도우는 좁고, 양품률은 누적되며, EDA는 따라오지 못하고 있다. 그래서 누가 'pitch' 만이 아니라 'yield × cycle time × ECO turn-around' 까지 잡느냐가 진짜 승부처다.
누가 잘하고 있나 — 회사별 채택 곡선
하이브리드 본딩 채택은 회사·제품 라인별로 진행 속도와 목적이 다르다. 공개 보도 기반으로 정리하면 다음과 같다.
- TSMC (SoIC): 3DFabric 패밀리의 핵심. AMD의 3D V-Cache 라인, 일부 HPC SoC에서 양산 중이며, 피치 축소 로드맵을 가장 공격적으로 가져가고 있다고 보도되고 있다.
- Intel (Foveros Direct): 컴퓨트 타일과 베이스 다이 결합 용도. Clearwater Forest 등 차세대 서버·하이브리드 컴퓨팅 패키지에 적용되는 것으로 공개돼 있다. 'Direct' 버전이 하이브리드 본딩 기반이다.
- Samsung (X-Cube): 본딩 방식의 SRAM 적층을 시연한 바 있고, HBM 베이스 다이와 로직 결합 흐름에서 실전 적용이 예상된다.
- Sony: CMOS 이미지 센서의 픽셀 다이와 로직 다이 결합에서 가장 먼저 대량 양산 경험을 축적한 사례다. 모바일 카메라 모듈에서는 사실상의 표준이 됐다.
- YMTC (Xtacking): 3D NAND의 셀 어레이 다이와 페리퍼럴 로직 다이를 분리 제작한 뒤 본딩한다. 셀과 로직을 별도의 최적 공정으로 만든다는 점에서 패러다임 전환에 가깝다.
- 장비: BESI(네덜란드), ASMPT, 디스코, 어플라이드 머티리얼즈가 본더·CMP·검사 등 핵심 모듈을 공급한다.
주목할 점은, 이미지 센서·NAND 같은 동종(homogeneous)·정형(regular) 패턴 영역에서 먼저 자리 잡았고, HBM·SoIC 같은 이종(heterogeneous)·고전력 영역으로 확산 중이라는 점이다. 즉 '쉬운 데서 검증 → 어려운 데로' 순서다. HBM은 그 곡선의 한가운데에 있다.
Korea 시각 — HBM이라는 양산 드라이버
한국에는 두 가지 측면이 동시에 작용한다.
구조적 강점 — HBM 시장의 절대 지분을 가진 SK하이닉스와 추격하는 삼성전자에게 하이브리드 본딩은 사실상 '필수 채택' 영역이다. 12-Hi 까지는 NCF(Non-Conductive Film)나 MR-MUF 같은 기존 흐름이 충분히 유효하지만, 16-Hi 그리고 그 이상의 stack 높이·열 밀도에서는 하이브리드 본딩의 우위가 분명해진다. HBM 자체가 양산 드라이버가 되어 한국 메모리 업계가 본딩 노하우를 빠르게 축적할 수 있는 환경이라는 점은 글로벌 기준으로도 독보적이다.
구조적 약점 — 정밀 본더 장비는 BESI·ASMPT 등 해외 의존도가 절대적이다. TC 본더 영역에서 한미반도체가 강한 입지를 갖고 있지만, 하이브리드 본더는 다른 기술 베이스다. 또한 본딩 모듈의 청정도, CMP 미세 제어, 검사 장비를 모두 묶은 'fab-grade 어셈블리' 라는 개념 자체가 한국 OSAT 생태계에서는 비교적 새로운 영역이다.
실무 차원에서 한국 엔지니어가 마주칠 변화는 다음과 같이 요약된다.
- DRAM·HBM 설계자: base die의 logic 공정 노드를 어떻게 활용할지. 이전엔 단순 통로였던 base die가 실제 로직을 짊어진다.
- SI/PI/Thermal 팀: die-to-die 결합에서 발생하는 새로운 노이즈·열 경로를 모델링해야 한다. 기존 패키지 모델은 더 이상 충분하지 않다.
- DFT 팀: 본딩 전 KGD 테스트 커버리지를 다시 정의해야 한다. 박형 다이 테스트, 적층 후 BIST 전략이 핵심 어젠다가 된다.
- 패키지·어셈블리 팀: 청정도·CMP·정렬 장비의 라인 통합. 기존 OSAT 라인의 단순 확장으로는 풀리지 않는다.
Watch points — 6~12개월 마일스톤
향후 6~12개월 동안 추적할 가치가 있는 마일스톤은 다음과 같다.
- HBM4 16-Hi 양산 본딩 방식 — SK하이닉스·삼성·마이크론 중 누가 먼저 하이브리드 본딩 기반 16-Hi를 고객 인증까지 마치는가. 기존 NCF·MR-MUF 라인과의 cost 격차가 어디서 손익분기를 맞추는가가 핵심 지표다.
- TSMC SoIC pitch 로드맵 실현 — 양산 피치가 sub-5μm 영역으로 실제 진입하는지, 그 위에 올라간 첫 HPC/AI 칩이 무엇이 될지.
- HBM base die의 logic process 노드 — 5nm/3nm급 로직 다이가 base die로 들어오면서 'HBM이 곧 로직 칩' 이 되는 흐름이 본격화되는 시점.
- 국산 본더·CMP·검사 장비 진입 — 한미반도체·HPSP·ISC 등 국내 장비/소켓 업체가 하이브리드 본딩 인접 장비에서 어떤 점유율을 가져가는지.
- DRAM 본체에서의 하이브리드 본딩 — 메모리 셀 어레이와 페리퍼럴을 분리 제작(YMTC Xtacking의 DRAM 버전 격) 시도가 공개 로드맵에 등장하는지.
다섯 가지 모두 '발표' 가 아니라 '양산 인증과 cost 곡선' 단계에서 결판이 난다. 발표만 보고 판단하지 말고, 고객사 인증 시점과 가격 변화를 함께 봐야 한다.
자주 혼동되는 개념 정리
마지막으로 실무에서 자주 혼동되는 개념을 정리한다.
- TC 본딩 vs 하이브리드 본딩: TC(Thermo-Compression) 본딩은 마이크로 범프와 솔더를 열·압력으로 녹여 붙이는 방식이다. 범프가 있다는 점, 그리고 피치 한계가 있다는 점에서 하이브리드 본딩과 다르다.
- NCF/MR-MUF vs 하이브리드 본딩: NCF·MR-MUF는 적층 사이의 갭을 채우는 언더필 솔루션이다. 본딩 자체보다 '범프 사이 채움재' 쪽 기술이며, 하이브리드 본딩은 채움재가 필요 없도록 본딩 면을 통째로 만든다.
- 3D 적층 ≠ 하이브리드 본딩: TSV(Through-Silicon Via)만 있어도 3D 적층은 가능하다. 하이브리드 본딩은 적층 시 다이 사이를 어떻게 연결하느냐의 한 방식이며, TSV와는 보완 관계다.
- D2W vs W2W: Die-to-Wafer(D2W)는 알려진 양품 다이를 웨이퍼에 붙이는 방식, Wafer-to-Wafer(W2W)는 웨이퍼끼리 붙이는 방식이다. W2W가 처리량은 높지만 KGD 손실 부담이 크고, HBM처럼 고가 다이일수록 D2W 비중이 커진다.
하이브리드 본딩은 마이크로 범프의 단순한 개량이 아니라, 패키지를 '여러 다이의 모임' 에서 '다층으로 쌓인 하나의 시스템' 으로 바꾸는 기술이다. 한국이 HBM 시장을 주도하는 한, 이 기술의 양산 노하우 축적은 선택이 아닌 의무에 가깝다.