왜 지금 High-NA EUV인가 — 0.33 NA가 한계에 닿았다
2019년 EUV 양산 진입 이후 6년, 업계는 13.5nm 파장과 0.33 numerical aperture 조합으로 7nm·5nm·3nm 노드를 차례로 통과했습니다. 그러나 이 NA에서 단일 노광으로 안전하게 인쇄할 수 있는 하프피치는 대략 13nm 수준이고, 그 아래로 가려면 LELE(Litho-Etch-Litho-Etch)나 SADP 같은 다중 패터닝으로 넘어가야 합니다.
2nm/N2·18A 세대에서는 일부 critical layer가 이미 EUV double patterning을 쓰고 있고, 그 다음인 1.4nm/14A·A14 세대에서는 single exposure로 처리해야 할 layer 수가 더 늘어납니다. 다중 노광을 한 번 더 추가할 때마다 mask cost, edge placement error, overlay budget이 모두 악화되기 때문에, 결국 한 번에 더 작게 찍는 방향으로 갈 수밖에 없다는 것이 업계의 합의된 결론이었습니다.
그 답이 High-NA EUV(0.55 NA)입니다. ASML이 자이스(Carl Zeiss SMT)와 함께 10여 년 개발해 온 EXE 플랫폼이 2023~2024년 첫 번째 시스템(EXE:5000)을 Intel 오레곤 D1X 팹에 인도하면서 본격적인 도입 단계가 시작됐고, 2026년 현재는 Intel 14A 양산을 향한 ramp 단계에 들어와 있습니다.
기술의 실체 — 왜 0.55 NA에서 광학이 통째로 바뀌는가
해상도 공식 R = k₁ · λ / NA만 보면 NA를 0.33 → 0.55로 키우는 것은 단순 비례 개선처럼 보입니다. 실제로 동일 k₁(약 0.4) 가정 시 단일 노광 한계는 13nm급 → 8nm급 하프피치로 내려갑니다. 문제는 이 NA를 EUV에서 구현하려면 미러를 더 크게, 광학 시스템을 더 비스듬하게 배치해야 한다는 점입니다.
EUV는 굴절 렌즈가 아니라 다층(Mo/Si) 반사 미러를 쓰고, 마스크조차 reflective입니다. NA를 키우면 마스크에 들어가는 광선의 각도가 커져 마스크 면에서 그림자(mask shadowing)와 3D mask effect가 심해집니다. ASML이 채택한 해법이 anamorphic optics — 스캔 방향(Y)으로는 8× 축소, 크로스 스캔(X)으로는 4× 축소를 적용하는 비대칭 광학입니다.
- 결과적으로 한 번 노광으로 찍을 수 있는 필드 크기가 26×33mm → 26×16.5mm로 절반이 됩니다.
- 큰 die(서버 CPU, 대형 GPU, HBM base die 등)는 field stitching으로 두 번 찍어 이어 붙여야 합니다. 스티칭 오버레이 정밀도가 새로운 디자인 룰의 한 축이 됩니다.
- 광원(LPP-DPP)은 250W 이상이 요구되며, 안정적 throughput(목표 ~185 wph) 확보가 단가 경제성의 핵심입니다.
또 하나 결정적인 변화가 depth of focus(DoF)입니다. DoF는 대략 λ/NA²에 비례하므로, NA가 0.33 → 0.55로 1.67배 커지면 DoF는 약 1/2.8로 줄어듭니다. 즉 레지스트 두께, 웨이퍼 평탄도, defocus margin이 모두 크게 타이트해집니다.
왜 어려운가 — 마스크, 레지스트, 필드, 비용이 동시에 문제
High-NA EUV의 도전은 단순히 미러를 더 정밀하게 만드는 일이 아닙니다. 공정 통합 관점에서 적어도 네 개의 축이 동시에 빡빡해집니다.
1) 마스크 블랭크와 펠리클 — anamorphic 광학과 8× 축소 비율에 맞춘 새로운 마스크 사양이 필요하고, 멀티 레이어 결함률을 더 낮춰야 합니다. 단일 결함이 미치는 영향이 더 큰 패턴에 그대로 노출되기 때문입니다. EUV pellicle은 이미 0.33 NA에서도 투과율과 내열 문제로 골치였는데, High-NA에서는 광량과 각도가 모두 증가해 다시 한번 검증 대상이 됩니다.
2) 레지스트와 stochastic 결함 — 8nm 하프피치급으로 가면 한 픽셀에 들어오는 광자 수 자체가 통계적으로 변동성이 커집니다. line-edge roughness, missing/merging contact 등 stochastic defect가 수율의 주된 변수가 됩니다. 박막화된 레지스트, metal-oxide resist(MOR), 새로운 underlayer 조합이 동시에 필요해집니다.
3) 하프필드 디자인 룰 — 26×16.5mm 한도 안에 die를 설계하지 않으면 stitching이 강제됩니다. 큰 가속기·서버 CPU는 reticle limit를 거의 채워 쓰는 것이 일반적이라, 디자인 단계에서 floorplan·routing·DRC 모두에 새 제약이 들어갑니다. EDA 측에서는 stitching boundary를 인식하는 OPC, 마스크 합성 흐름이 추가로 필요합니다.
4) 비용과 fab footprint — 장비 가격은 보도 기준으로 약 3.5~3.8억 달러 수준으로, 0.33 NA EUV(약 1.8~2억 달러대)의 두 배 가까이입니다. 무게·높이·전력·진동 사양도 더 까다로워 기존 EUV bay를 그대로 쓸 수 없는 경우가 많습니다. 이 모든 비용을 die당 ASP에 흡수시키려면 단가 높은 노드(서버 CPU, 고성능 가속기)부터 적용하는 것이 합리적이라는 결론이 나옵니다.
누가 잘하고 있나 — Intel·TSMC·Samsung의 서로 다른 베팅
2026년 5월 현재 공개된 정보 기준으로 정리하면 다음과 같습니다.
- Intel — 가장 공격적인 채택자. 2024년 초 첫 EXE:5000 시스템을 오레곤 D1X에 받았고, 18A에서는 BSPDN(PowerVia) 도입을 우선시하며 High-NA를 학습 단계로 운용했다는 보도가 일관됩니다. 본격적인 단일 노광 활용은 14A 세대에서 이뤄질 것으로 알려져 있고, 14A를 첫 'High-NA로 단순화된' 노드로 마케팅하는 흐름입니다.
- TSMC — 보수적 접근. 공식 발표 기준 N2와 A16 세대는 0.33 NA EUV + multi-patterning으로 넘기고, High-NA는 그 다음 노드(공개 자료에서는 A14급)에서 도입하는 시나리오가 유력합니다. 자체 Voice of CEO 자료와 컨퍼런스에서 “High-NA가 cost-effective하다고 판단되는 시점에 도입한다”는 입장을 반복해 왔습니다. R&D 장비는 이미 신주에 도입한 것으로 보도됩니다.
- Samsung Foundry — High-NA EUV 도입을 공식화했고, 화성·평택의 차세대 라인을 염두에 두고 있습니다. 다만 양산 적용 노드와 시점은 보도마다 폭이 큽니다. 1.4nm 또는 그 다음 세대 진입의 결정적 카드라는 의미는 분명합니다.
- SK hynix·Micron·Samsung Memory — DRAM은 1c/1d 세대에서 EUV layer 수를 늘려가는 단계이고, High-NA의 메모리 적용은 패터닝 cost·throughput 균형이 맞을 때 — 통상 logic 적용보다 1~2 세대 늦게 — 들어오는 흐름이 예상됩니다.
요약하면, 로직 파운드리는 'High-NA를 언제 켤 것인가'가 노드 경쟁력의 한 축이 됐고, 메모리는 단가·처리량 곡선이 충분히 떨어지기를 기다리는 모양새입니다.
Korea 시각 — 삼성·SK하이닉스, 그리고 후방 산업의 기회
한국 입장에서 High-NA EUV는 두 개의 서로 다른 게임입니다.
첫째는 Samsung Foundry의 노드 경쟁입니다. 2nm·1.4nm 세대에서 TSMC와의 격차를 좁히려면 High-NA의 도입 타이밍과 학습 곡선이 결정적입니다. Intel과 TSMC가 각각 다른 베팅(공격적 vs 보수적)을 한 사이에서, Samsung이 어느 시점에 단일 노광 활용을 양산 layer로 끌어올리느냐가 customer wins(예: 모바일 AP, AI 가속기 외주)에 직결됩니다.
둘째는 메모리 진영의 활용입니다. SK하이닉스와 삼성 메모리는 HBM·DDR·LPDDR 세대 진화에서 EUV 사용 layer 수를 점진적으로 늘려가는 중입니다. High-NA 도입은 결국 비용/병목 분석 문제이고, HBM die size·base die 설계 같은 영역에서는 logic적 요소(컨트롤러·SerDes)가 함께 들어가기 때문에 logic 노드 채택 동향과 연동돼 움직입니다.
후방 산업 관점에서는 다음을 주목할 만합니다.
- EUV 마스크·블랭크 생태계 — 한국은 마스크 블랭크의 핵심 공급원이 일본(HOYA, AGC)에 집중돼 있어 구조적 약점이 있습니다. 국산화 시도는 진행 중이지만 검증 사이클이 길어 단기 변화는 제한적입니다.
- EUV 부품·서브시스템 — pellicle frame, mask handler, 진공·gas 컴포넌트 영역에 한국 협력사들이 점진적으로 들어가고 있습니다. 장비 단가 상승은 그대로 협력사 매출 기회가 됩니다.
- 레지스트·소재 — JSR(일본·해외 자본)과 Tokyo Ohka가 여전히 지배적이지만, Dongjin Semichem 등 국내 업체가 EUV용 소재 개발을 이어 왔습니다. High-NA 단계에서 metal-oxide resist 진입이 확대되면 새 진입 기회가 열립니다.
- 인력 시장 — Lithography·OPC·mask 영역은 채용이 어려운 직군이고, High-NA 전환이 본격화되면 OPC·mask synthesis·resist process 엔지니어 수요가 다시 한번 뜁니다.
Watch points — 향후 12개월 안에 볼 신호 다섯 가지
- 1) Intel 14A PRQ(Production Release Qualification) 일정 — 14A의 양산 진입 시점은 사실상 'High-NA가 매스 프로덕션에서 작동한다'는 첫 번째 외부 증거가 됩니다. Intel Foundry Direct 같은 자체 이벤트의 가이던스 변경 여부를 추적할 가치가 있습니다.
- 2) TSMC의 High-NA 도입 노드 명시 — 현재까지는 'A16 이후'라는 모호한 표현이 다수입니다. A14에 들어간다는 공식 코멘트가 나오는 시점, 그리고 EXE 시스템 추가 발주 규모가 가시화되는 시점이 분기점입니다.
- 3) ASML EXE:5200(차세대) 일정 — 처리량을 높이고 광원을 강화한 후속 모델 발표 시기와 첫 인도처. ASML 분기 실적 컨퍼런스 콜에서의 발주 backlog 변화가 직접 신호입니다.
- 4) 마스크 결함률·throughput 데이터 공개 — SPIE Advanced Lithography, IEDM, ITF 등에서 발표되는 stochastic defect, EPE(edge placement error), wafer-per-hour 수치. 이 곡선이 어느 정도 기울기로 내려오는지가 cost-per-wafer 결정 변수입니다.
- 5) Samsung Foundry의 High-NA 라인 가동 보도 — 평택·화성 신규 라인의 첫 EXE 시스템 가동 시점과 적용 layer 정보. 한국 미디어와 외신 보도가 비교 가능한 형태로 정리되는지 보면 됩니다.
FAQ — 자주 헷갈리는 포인트
Q. High-NA EUV는 EUV와 다른 기술인가요?
A. 같은 EUV(13.5nm) 파장입니다. 광학 시스템의 numerical aperture가 0.33 → 0.55로 커지고, 그에 맞춰 anamorphic optics와 새로운 마스크·레지스트 사양이 들어갑니다. 광원, 진공, plasma 기반 광 생성 방식 자체는 연속적입니다.
Q. 모든 layer를 High-NA로 찍나요?
A. 아니요. 가장 critical한 몇 개 layer만 High-NA로, 나머지는 0.33 NA EUV와 ArF immersion이 그대로 사용됩니다. 노드 한 세대 안에서 여러 노광 도구가 공존하는 구조는 그대로 유지됩니다.
Q. 하프필드는 큰 die에 치명적이지 않나요?
A. 두 번 찍어 이어 붙이는 stitching이 가능합니다. overlay·OPC·design rule 측면에서 추가 비용이 들지만, 서버 CPU·HPC GPU 같이 reticle limit를 거의 채워 쓰는 die에는 사실상 표준 절차가 될 가능성이 큽니다.
Q. 한국 엔지니어가 직접 영향을 받는 직군은?
A. Lithography·OPC·mask synthesis·resist process가 1차, 그다음으로 design rule을 다루는 PDK·DRC/LVS·EDA methodology, 그리고 stitching·overlay 영향을 받는 backend/floorplan 직군입니다. 메모리에서는 patterning 엔지니어와 통합 공정(integration) 엔지니어가 가장 직접적입니다.
