반도체도 나이를 먹는다
오늘날의 반도체 소자(Semiconductor devices)는 동작 시간에 따라 서서히 성능이 열화되는, 일종의 “노화” 현상을 겪습니다.
마치 기계 부품이 오랜 사용으로 마모되듯이, MOSFET 트랜지스터도 장시간 동작 시 전기적 특성이 변화하여 회로 동작에 영향을 미칩니다.
이러한 현상을 반도체 노화(Aging)이라고 부르며, 대표적인 원인은 Bias Temperature Instability, BTI과 Hot Carrier Injection, HCI입니다.
Aging으로 인해 시간이 지남에 따라 임계 전압(Threshold voltage가 높아지고 Drain current는 감소하며, 소자의 스위칭 속도와 신뢰성이 저하됩니다.
결국 회로 성능이 열화되고 수명이 단축되어, 필드에서 예상치 못한 오류를 유발할 수 있습니다.
초기에는 이러한 노화를 막기 위해 회로를 과도하게 보수 설계하여 충분한 여유 마진을 두는 방식이 흔했습니다. 그러나 최신 공정의 초미세화된 트랜지스터에서는 더 이상 큰 마진을 두고 성능을 포기할 여력이 없습니다.
특히 FinFET, GAA 등 advanced nodes에서는 Process Variation과 Thermal 요인이 더욱 증가하여, 불필요한 여유 마진을 줄이고 정밀한 Aging 예측을 통해 최적화를 달성하는 것이 경쟁력의 핵심이 되었습니다.
이제부터 BTI와 HCI 메커니즘, SPICE 모델에서의 구현, 시간 기반 에이징 코너 활용, 그리고 산업적 중요성을 차례로 살펴보겠습니다.
1. 반도체 Aging 메커니즘 개념 정리: BTI와 HCI
Bias Temperature Instability (BTI)와 Hot Carrier Injection (HCI)은 CMOS 트랜지스터 노화의 두 가지 대표적인 메커니즘입니다.
https://m.blog.naver.com/gc_na/223392386850
반도체 Aging의 핵심 두 축: BTI vs HCI
1) BTI (Bias Temperature Instability)
전압이 걸린 상태에서 온도까지 올라가면 Gate Oxide와 Channel 사이에서 트랩(Trap) 발생 → Threshold Voltage(Vth)가 증가하는 현상
✔ 어떤 현상?
- PMOS에서 게이트에 Negative Voltage가 인가되면 NBTI(Negative BTI)
- NMOS에서 게이트에 Positive Voltage가 인가되면 PBTI(Positive BTI)
✔ 결과
- Vth 증가, Drive current 감소
2) HCI (Hot Carrier Injection)
Transistor 신호가 Switching될 때, 고에너지 전자(Hot carrier)가 Channel에서 튀어나와 Gate Oxide에 충돌 → trap을 생성하는 메커니즘.
✔ 어떤 상황에서 발생?
- 높은 Vds + 빠른 스위칭
- 특히 NMOS에서 심함
- PMOS보다 NMOS HCI가 훨씬 critical
✔ 결과
- Vth 증가, Drive current 감소
HCI와 BTI의 동작 과정
1. HCI: “Drain 근처의 매우 큰 전기장”
NMOS를 예로 들면,
- Vds가 크고
- Vgs도 충분히 높으면
Drain 근처에 매우 강한 전기장이 생긴다.
이 전기장은 channel을 따라 흐르는 전자들에게 극단적으로 큰 kinetic energy(=hot carrier)를 부여한다.
2. Hot carrier가 oxide/interface를 “물리적으로 손상시킴.”
Hot carrier는 두 가지 일을 한다:
(1) Si–SiO₂ interface에서 결합을 끊어 버림 → interface trap 증가
전자가 high-energy 상태로 산화막 경계에 충돌하면, interface bond가 깨져 interface trap density가 증가한다.
(2) 산화막 내부에 전하가 몰림 → oxide trap 증가
일부 hot carrier는 oxide 쪽으로 injection되며, 산화막 내부에 positive/negative oxide charge가 생성된다.
결국, interface trap 증가 → scattering 증가 → mobility 저하 → I_dsat 저하.
HCI로 인한 Vth 변화(증가 또는 감소)
Vth는 다음과 같이 표현할 수 있음:
전하들이 Trap되는 현상으로 인한 Delta V_threshold는 아래처럼 모델링.
여기서 trap의 polarity에 따라, V_th 증가하거나 감소함. (대체로, 전자가 홀보다 Trapping이 더 많이 발생하기에, V_th는 증가하는 경우가 많음.)
⚡ BTI vs HCI 한눈에 비교
항목 | BTI | HCI |
원인 | 전압 + 온도 스트레스 | 빠른 스위칭 + high Vds |
영향 | Vth 증가 → Delay 증가 | Channel/Gate 트랩 → Drive current 감소 → Delay 증가 |
주로 발생 | PMOS(NBTI), NMOS(PBTI) | NMOS |
온도 영향 | 큼 | 상대적으로 작음 |
공급전압 영향 | 큼 | 매우 큼 |
짧게 요약하면, 반도체가 사용될수록, 물리적 성질이 바뀐다. 대표적인 현상이 BTI와 HCI이다.
미세공정 스케일링과 Aging 심각도 증가의 본질
반도체 노드가 Planar → FinFET → GAA로 진화하면서, 소자 크기 감소와 게이트 유전체의 박막화는 BTI/HCI에 의한 열화를 더 민감하게 만들고 있습니다.
1) Gate Oxide가 너무 얇다: 원자 몇 층 수준의 유전체
- 최신 노드의 High-k/Metal Gate는 수 원자층 수준 두께입니다.
- 이때 트랩 한 개가 주는 전하 영향(Qtrap)의 비율적 영향이 기하급수적으로 증가합니다.
- 즉, 과거 노드에서는 “수백 개 트랩 중 하나”였던 것이
- 이제는 “수십 개 중 하나”, 혹은 “수 개 중 하나”처럼 작용합니다.
➡ 결과: ΔVth, ΔIdsat 변화가 디바이스 단위에서 훨씬 큰 편차(variation)를 일으킨다.
2) 소자가 작아져 통계적 Variation이 폭증
디바이스 면적이 작아질수록, 랜덤 결함 분포(Random Telegraph Noise, RTN / Trap Generation)의 표준편차가 증가합니다.
- 같은 Stress 조건에서도 동일 공정의 두 트랜지스터가 전혀 다른 Aging 양상을 보임
➡ Aging Variation 자체가 Timing Variation의 일부가 됨
3) 전압 스케일링 한계 + 높은 온도 = BTI/HCI 가속
고집적화로 인해 칩 내부 평균 온도는 오히려 증가했습니다.
➡ Chip의 온도 스트레스는 올라가므로 Aging은 자연스럽게 더 심각해짐.
4) 공정 재료 변화가 새로운 Aging 문제를 만든다
High-k과 Metal Gate 도입은 성능과 Gate Leakage에는 이롭지만, Aging 관점에서는 새로운 문제를 만들었습니다.
- SiON → NBTI 악화 (질소 도입 효과)
- High-k(HfO₂) → 심한 PBTI 발생
➡ PBTI, NBTI 문제 심화.
자, 그러면 이제 이걸 회로 설계 할 때 잘 고려를 해야겠죠?
SPICE 해석 방법
오늘날 파운드리가 제공하는 PDK에는 모두 Aging Model이 포함됩니다.
TSMC Modeling Interface (TMI) • CustomCMI API (CMI) • MOS Reliability Aging API (MOSRA) • Efficient Subckt Macro Modeling, Open Modeling Interface 등 기반의 표준화
- Foundry가 제공하는 BTI/HCI 물리식(ΔVth, μ degradation 등)을 DLL 형태로 전달
- 회로 설계자는 Spectre, AFS, HSPICE 등 어떤 시뮬레이터를 쓰더라도 동일한 Aging 모델을 호출할 수 있음
- Aging에 의한 ΔVth, mobility 감소 등이 SPICE 파라미터에 반영되어있기에, 실제 I–V 곡선 변형을 그대로 반영 가능
BTI:
- Interface Trap vs Bulk Trap을 분리해 모델링
- Time exponent, Field-acceleration term 포함
- AC stress의 회복(Recovery)을 duty-cycle 보정으로 반영
- Device size scaling(W/L dependence) 추가
결과적으로 ΔVth(t, Vgs, T, duty)에 대한 완전한 시간·전압·온도 함수가 만들어짐.
HCI:
- Impact Ionization Current(I_sub) 혹은 Lucky Electron 기반 모델을 사용합니다.
- τ = A·(I_sub)^(-m)·exp(Ea/kT)
- Time-dependent interface state generation → ΔVth 상승
- 모빌리티 저하도 함께 고려
High-k 도입 이후 PBTI의 영향이 폭발적으로 증가하자, 모델은 단일 함수로는 설명이 불가능해졌습니다.
As-grown + Generated(AG) BTI 모델 등 다양한 모델들이 채택되고 있습니다.
시간 기반 모델: End of Life
Chip 설계 엔지니어들은 보통 "End of Life (EOL)"를 기준으로 Derate를 주거나, 해당 Derate에 맞게 Characterization 되는 Library를 사용합니다. (SRAM 같은 경우, EOL에 따라 Library 특성화를 하는 편이고, Cell에 대해서는 derate 처리하는게 보편적입니다.)
요즘은 이 Derate 주는 방법도 정확도가 떨어지니, Aging aware STA 같은 방법론들이 있구요. (제 전문 분야입니다.)
https://semiwiki.com/eda/synopsys/312706-using-sta-with-aging-analysis-for-robust-ic-designs/
Aging 모델이 SPICE에 포함되면, 설계자는 다음을 수행할 수 있습니다.
1) Time-based Simulation
- 트랜지스터가 실제 운영되는 전압·온도·duty 사이클을 따라
- SPICE가 시간 축(stress history)을 적분
- 원하는 시점(예: 10년)에서 다시 회로 동작을 해석
- HSPICE MOSRA의 “One-step Aging” 기능 등이 대표적
2) Aging Corner Model
Foundry가 미리 aged된 SPICE 모델 카드를 제공
(예: TT_125C_10Y)
설계자는
- Fresh 모델
- Aged 모델(5년, 10년 등)
- 세 가지 버전으로 성능을 모두 검증함.
왜 중요한가?
특히 Automotive/Server/AP 분야는
- 10~15년
- 125 ℃ 이상
- 24/7 동작
- 같은 Extreme mission profile을 요구합니다.
➡ Aging Corner 검증은 이제 HPC/플래그십 AP/Automotive에서는 필수 요건입니다.
5. 결론: 미세공정 시대의 Aging은 ‘선택’이 아닌 ‘구조적 필수 요소’
미세공정으로 갈수록 Aging은 아래 이유로 폭발적으로 중요해집니다.
- Gate Stack 박막화로 결함 하나의 영향력 증가
- 소자 크기 감소로 Statistical Variation 증가
- Voltage Scaling 한계 + Thermal Budget 증가
- 새로운 재료(High-k)가 새로운 BTI/HCI 이슈를 유발
- Automotive/HPC 시장의 장수명 요구 증가