VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.
핵심 답변: Low-Power / Power Architecture 팀은 칩이 배터리·발열 한계 안에서 동작하도록 RTL부터 사인오프까지 전력을 설계합니다. UPF로 power domain을 그리고 MTCMOS·DVFS·retention flop 같은 기법을 칩 전체에 강제하는 일이 본업이고, 모바일 AP·AI 가속기·자동차 SoC에서 배터리 시간과 thermal envelope를 결정합니다. 이 글에서는 한국 반도체 회사 기준으로 이 팀의 진짜 일상, 기술 스택, 1~5년차 성장 곡선, 2026년 연봉 범위, 그리고 어떻게 진입하는지를 현직자
1. 한 줄로 말하면
Low-Power / Power Architecture 팀은 칩이 켜져 있을 때도, 켜져 있지 않을 때도 전기를 얼마나 적게 쓸지를 RTL부터 사인오프까지 책임지는 팀입니다. 모바일 AP, AI 가속기, 자동차 SoC, 웨어러블 모두에서 배터리 시간과 thermal envelope를 결정하는 핵심 축이고, UPF/CPF로 power domain을 그리고 MTCMOS·DVFS·power gating·retention flop 같은 기법을 칩 전체에 강제하는 일이 본업입니다. 흐름에서 보면 SoC 아키텍처와 physical design 사이를 가로지르는 축에 가깝고, 어느 한 블록이 아니라 칩 전체의 power budget을 다룹니다.
2. 회사 안에서의 자리
한국 회사 기준으로 보면, 삼성 LSI 같은 IDM에서는 SoC 설계 본부 안에 별도의 Low-Power 팀 또는 Power Architecture 팀이 자리 잡고 있고, 위로는 SoC 아키텍트와 PM에게 보고하면서 옆으로는 RTL 디자인 팀, DV 팀, 그리고 physical design (PD) 팀과 매일 부딪힙니다. SK하이닉스의 솔루션 SoC, 모바일/오토모티브 SoC 라인에서도 비슷한 구조이고, 삼성 파운드리 쪽에서는 IP 단위로 power 검증을 도와주는 customer-facing 역할이 추가됩니다. 팹리스 — 텔레칩스, 리벨리온, 퓨리오사AI, 사피온 — 에서는 인원이 적어 팀이 따로 없고 RTL·SoC 팀에서 한두 명이 power lead 역할을 겸하는 경우가 많습니다.
외국계 — Qualcomm 코리아, MediaTek 코리아, ARM 코리아, Synopsys/Cadence 코리아 — 의 그림은 또 다릅니다. Qualcomm·MediaTek은 본사 아키텍처가 정한 power 가이드라인을 한국 팀이 implement하는 구조이고, ARM 코리아는 IP를 만드는 입장이라 customer 쪽 power 이슈를 디버그하는 일이 많습니다. EDA 벤더 코리아 (Synopsys/Cadence)에서는 PrimeTime PX·Joules·Voltus 같은 power 사인오프 툴의 AE/AC로 일하면서 고객사 (삼성·하이닉스) RTL을 함께 분석합니다. 따라서 같은 'Low-Power 엔지니어'라도 IDM에서는 깊이 위주, 팹리스에서는 폭 위주, 외국계에서는 고객 대응·아키텍처 위주로 색깔이 갈립니다.
3. 진짜 하루/일주일
아침 9~9시 30분 출근하면 가장 먼저 보는 게 야간에 돌린 회귀 결과입니다. 어제 저녁에 큐에 던져둔 PrimeTime PX run, Joules run, 또는 emulation 기반 activity profile이 끝나 있고, 어제와 비교해서 dynamic power가 얼마나 변했는지, leakage가 어느 corner에서 튀었는지를 먼저 확인합니다. 변동이 크면 그 자리에서 RTL·sequence 변경 이력을 git log로 뒤져 누가 무엇을 commit했는지 찾아내고, 해당 디자이너에게 메신저로 핑을 날립니다.
오전 10~11시는 보통 cross-team sync입니다. SoC 아키텍트, RTL lead, PD lead, DV lead가 모이는 짧은 회의에서 이번 주 power milestone을 점검하고, UPF가 깨지는 케이스 — 가령 isolation cell 누락, level shifter direction 오류, retention 신호 race — 를 누가 언제까지 고칠지 정합니다. 이 회의에서 power 팀은 보통 'gating으로 막을 수 없는 issue list'를 들고 들어갑니다. 회의 끝나고 점심 전까지는 UPF 파일을 직접 열어 power domain·power state table (PST)·strategy 라인을 손보고, Verdi나 Conformal Low Power로 RTL·UPF·netlist 사이의 일관성을 본인 손으로 검증합니다.
오후는 두 갈래로 나뉩니다. 하나는 vector 만들기. 본업 같지 않아 보이지만 실제로는 시간을 가장 많이 쓰는 일이 정확한 activity vector — FSDB/SAIF — 를 뽑는 작업입니다. DV 팀에 부탁해서 대표 use case (camera 30fps, 4K decode, AI inference batch 1, idle screen-off 등) 시나리오를 emulator나 시뮬레이터에서 돌리고, 그 결과를 PrimeTime PX/Joules에 먹여 워크로드별 mW 숫자를 만듭니다. 다른 하나는 PD 팀과의 디버그입니다. floorplan을 받아서 power switch (header/footer cell) 배치, IR drop hotspot, EM 위반을 함께 보고, 'rush current가 spec을 깨니 wake-up sequence를 100us 늘려달라' 같은 요청을 칩 전체에 전파합니다.
일주일·한 달 단위 사이클도 있습니다. RTL freeze 직전에는 dynamic power feature 추가 (clock gating 보강, operand isolation, memory partial power-down) 가 모두 이때 들어가야 하므로 야근이 잦고, freeze 후 약 한 달은 비교적 여유롭게 corner sweep과 documentation을 합니다. tapeout 직전 2~3주는 IR drop·rush current·leakage corner sign-off로 다시 야근 모드로 들어가고, tapeout 후 silicon이 돌아오면 lab으로 내려가서 실제 측정 — power supply current, thermal camera, on-die sensor — 으로 모델 vs 실리콘 갭을 메우는 일이 따라옵니다. 이 lab 디버그가 의외로 많은데, simulation에서 안 잡히던 leakage가 실리콘에서 두 배로 나오는 일이 흔하기 때문입니다.
4. 핵심 기술 스택
- 언어/포맷: SystemVerilog, Verilog, UPF (IEEE 1801), CPF (Cadence), Tcl, Python, 가끔 Perl
- EDA 툴: PrimeTime PX, Synopsys Joules / Power Compiler, Cadence Voltus, Voltus-IC, Conformal Low Power, Verdi, Spyglass Power, RedHawk-SC, ICC2 / Innovus (PD 협업용)
- 방법론: power gating (MTCMOS, header/footer), DVFS, AVS (adaptive voltage scaling), clock gating (RTL·gate-level), retention flop, isolation·level-shifter strategy, multi-Vt mix, body biasing, power switch sequencing
- 인접 도메인 지식: STA (timing이 풀려야 voltage를 내릴 수 있음), IR drop·EM, package·thermal, DRAM/LPDDR power state, PMIC와 SoC 사이의 통신, OS의 governor (linux cpufreq, Android EAS)
UPF는 이 팀의 모국어입니다. UPF 한 줄을 잘못 쓰면 isolation이 빠진 채로 합성이 통과해 나중에 silicon에서 X-propagation으로 죽는 일이 생기므로, UPF 문법뿐 아니라 'create_power_domain → create_power_switch → set_isolation → set_retention'으로 이어지는 흐름과 power state table을 머리로 그릴 수 있어야 합니다. PrimeTime PX·Joules는 power 사인오프 툴이라 UPF·SDC·SAIF·SPEF를 먹이고 결과의 신뢰도를 판단하는 감각이 핵심이고, RedHawk-SC는 dynamic IR drop 분석이 메인이라 PD 팀과 함께 보게 됩니다. 인접 지식 — STA, IR drop, thermal — 가 약하면 power 결과를 받아도 무엇이 문제인지 진단을 못 하므로, 'power만 아는' 사람은 시니어로 못 갑니다.
5. 1년차 → 3년차 → 5년차 성장 곡선
1년차는 솔직히 말해 절반 이상은 툴과 flow를 익히는 시간입니다. PrimeTime PX 리포트의 어떤 줄이 internal·switching·leakage인지 읽는 법, UPF의 isolation strategy 한 라인이 합성 후 어떤 cell로 떨어지는지 추적하는 법, SAIF/FSDB의 toggle rate가 신뢰할 만한지 sanity check하는 법을 배웁니다. 동시에 못 하는 일도 분명한데, '이 mW가 맞는 숫자냐'는 질문에 답하지 못합니다. 시니어가 옆에서 'vector가 짧다, idle 비중이 너무 크다, memory power가 빠졌다' 같은 식으로 짚어줘야 합니다. 1년차의 deliverable은 보통 한두 IP의 power 리포트를 정해진 템플릿대로 정리해서 제출하는 수준입니다.
3년차가 되면 처음으로 진짜 owned deliverable이 생깁니다. 한 서브시스템 — 가령 NPU 한 cluster, 또는 multimedia subsystem — 의 power architecture를 본인이 책임지고, UPF를 직접 작성하고, RTL 팀에 clock gating·operand isolation을 요구하고, PD 팀에 power switch 배치를 협상합니다. 이 시점부터는 RTL 디자이너에게 '이 FSM은 idle state에서 register flop이 toggle하니 enable을 추가해 달라'고 말할 수 있어야 하고, PD에게는 'header switch density를 0.X% 더 올려야 wake-up이 spec 안에 들어온다'고 숫자로 설명해야 합니다. 회의에서 자기 의견을 가진 사람이 되는 시점입니다.
5년차는 분기점입니다. 잘 큰 5년차는 칩 전체의 power budget — '이 SoC는 idle 5mW, peak 8W' — 을 자기 손으로 짜고, 아키텍트와 함께 어떤 도메인을 살리고 어떤 도메인을 자를지 결정합니다. 동시에 한국 시장에서 5년차 power 시니어 자리가 절대적으로 좁다는 현실도 보입니다. 삼성 LSI·하이닉스가 가장 큰 풀이지만 그 풀 안에서도 power 전담 시니어 자리는 한 SoC당 두세 명이고, 팹리스로 가면 power 전담이 아예 없을 수도 있습니다. 그래서 이 시점에 (1) IDM에 남아 깊이로 가거나, (2) 팹리스에서 SoC 아키텍트로 폭을 넓히거나, (3) Synopsys·Cadence·Ansys로 옮겨 EDA AE/R&D로 가거나, (4) 미국 (Qualcomm·NVIDIA·Apple·AMD)으로 점프하거나의 네 갈래로 갈립니다.
6. 한국 시장에서의 평가 (이직 시장 가치)
한국에서 Low-Power 엔지니어를 의미 있게 운영하는 곳은 생각보다 정해져 있습니다. 삼성 LSI (Exynos·자동차 SoC·Modem), 삼성 파운드리 (foundry 기준 IP power qualification), SK하이닉스 (모바일·오토모티브 솔루션 SoC, HBM 컨트롤러 일부), 텔레칩스 (자동차 인포테인먼트 SoC), 리벨리온·퓨리오사AI·사피온 (AI 가속기 — 다만 인원이 적음), 그리고 외국계로는 Qualcomm 코리아, MediaTek 코리아, ARM 코리아, Synopsys/Cadence/Ansys 코리아 정도가 실질적 풀입니다. 강점으로 보면 모바일 AP의 누적 노하우는 삼성 LSI가 압도적이고, AI 가속기에서 dynamic power 최적화 경험은 리벨리온·퓨리오사가 빠르게 쌓고 있습니다. 약점은 power architect 시니어 풀이 얕아, 시니어가 한 번 빠지면 그 팀이 휘청한다는 점입니다.
이직 시장에서 이 스킬셋은 비교적 비싼 편에 속합니다. 이유는 단순한데, RTL 디자이너는 많고 PD 엔지니어도 많지만 둘 사이를 UPF·power intent로 잇는 사람은 적기 때문입니다. 특히 UPF·CPF를 직접 써 본 경험과 PrimeTime PX 사인오프 owner 경험은 이력서에서 즉시 가산점이 되고, 글로벌 옵션 — 미국 (Qualcomm San Diego·NVIDIA Santa Clara·AMD Austin·Apple Cupertino), 대만 (MediaTek Hsinchu·Realtek), 유럽 (NXP Eindhoven·STMicro Grenoble) — 으로의 이동도 다른 디자인 직군보다 상대적으로 수월합니다. 다만 미국은 H1B·O1 비자와 영어가 함께 해결돼야 하고, 대만은 packaging이 좋지 않은 편이라는 점은 감안해야 합니다.
7. 연봉 가이드 (2026년 기준 한국)
아래는 잡플래닛·링크드인 공개 정보, 채용 공고 범위, 그리고 현직자 인터뷰 기반의 추정치입니다. 모두 'base + 성과급 (PS/PI 포함)' 합산 기준이고, 외국계는 RSU·sign-on bonus가 추가로 붙습니다. 회사·팀·실적에 따라 변동이 크므로 '약'으로 읽어주세요.
- 신입 (학사): 약 ₩5,500만 ~ ₩6,500만 (대기업 기준, 팹리스는 ₩5,000만~₩6,000만)
- 신입 (석사): 약 ₩6,500만 ~ ₩7,500만 (외국계는 ₩7,500만~₩9,000만)
- 3~5년차: 약 ₩8,000만 ~ ₩1억 1,000만 (외국계·핵심 팹리스는 ₩1억~₩1억 4,000만)
- 시니어 (8년+): 약 ₩1억 2,000만 ~ ₩1억 8,000만 (스톡옵션/RSU 별도, 미국 offer 환산 시 USD 220k~320k 수준이 흔함)
주의할 점이 두 가지입니다. 첫째, 한국 IDM은 base 비중이 높고 RSU가 거의 없는 반면 외국계 (Qualcomm·NVIDIA·Synopsys 코리아)는 RSU 비중이 30~40%까지 가므로, 같은 'TC 1억 5천'이라도 현금 흐름이 다릅니다. 둘째, 미국 offer로 환산할 때 환율과 세금을 빼면 체감 차이가 광고만큼 크지는 않지만, 5년 누적 RSU vesting까지 고려하면 여전히 크다는 게 일반적인 평가입니다.
8. 진입 장벽 / 이 팀에 가려면
전공은 전자공학·전기공학·컴퓨터공학이 표준이고, 물리학과·반도체공학과 출신도 적지 않습니다. 학부 vs 석사 vs 박사 가중치는 다른 디자인 팀과 비슷하게, 학사는 IDM·팹리스 신입 진입이 가능하지만 첫 1~2년은 보조에 가깝고, 석사가 가장 가성비가 좋다는 평가입니다. 박사는 power-aware 아키텍처·DVFS 알고리즘·on-chip sensor 등 연구 주제가 일치하면 외국계·R&D 트랙에서 강한 가산점을 받지만, 그렇지 않으면 석사 대비 2년 손해라는 시각도 있습니다.
학부 수업 중 가장 도움이 되는 건 디지털 시스템 설계, VLSI 설계, 반도체 소자 (leakage 이해를 위해), 그리고 컴퓨터구조입니다. STA·power dissipation을 다루는 'low-power VLSI design' 같은 과목이 개설된 학교 (KAIST, 서울대, 포항공대, 성균관대 일부)는 직접적으로 도움이 되고, 학부 4학년·석사 1년차에 RTL→합성→사인오프 한 사이클을 끝까지 돌려본 경험이 면접에서 가장 잘 먹힙니다. 한국 학교 vs 미국 학교 차이로 보면, 미국 (UCLA, UCSD, Michigan, GaTech, Cornell) 쪽 lab의 power 연구 깊이가 평균적으로 더 깊지만, 한국 IDM 진입은 한국 학교 졸업생이 여전히 유리합니다.
이력서에서 weight를 받는 항목은 (1) 삼성·하이닉스·팹리스 인턴 경험, (2) DAC·ISSCC·VLSI Symposium 같은 학회 발표 경험, (3) UPF·PrimeTime PX·Joules를 직접 다뤄본 흔적, (4) OpenROAD·OpenLane 같은 오픈소스에서 power flow를 손본 PR 정도입니다. 단순히 'Verilog 잘합니다'는 RTL 팀에는 통하지만 power 팀에는 부족합니다.
9. 추천 학습 경로
- 책: Jan Rabaey 외 Digital Integrated Circuits (저전력 챕터), Michael Keating 외 Low Power Methodology Manual (LPMM) — 오래됐지만 UPF 사고방식의 원전, Weste·Harris CMOS VLSI Design의 power 챕터.
- 강의/MOOC: Coursera의 'VLSI CAD' 시리즈 (UIUC), edX의 'Digital VLSI Design' (NPTEL India — 공짜이고 깊이가 좋음), 유튜브에서는 Synopsys·Cadence가 올리는 PrimeTime PX·Joules 튜토리얼 영상.
- 핵심 논문/표준 문서: IEEE 1801 (UPF) 표준, Si2 CPF 1.0 / 2.0, ARM의 'Power Management Whitepaper' 시리즈, ISSCC/VLSI Symposium의 모바일 AP·AI 가속기 power 관련 논문들 (특히 Apple·Qualcomm·MediaTek·삼성 발표).
- 오픈소스 프로젝트: OpenROAD (power-aware PnR을 들여다볼 수 있음), OpenLane (sky130 기반 full flow), Cocotb (power-aware verification vector 만들기 연습), RISC-V Rocket·BOOM (RTL에 clock gating을 추가해 PrimeTime PX로 비교해 보는 과제로 좋음). 이력서에 한 줄 쓸 수 있는 PR 한 건이 GPA보다 강합니다.
- 커뮤니티: 국내에서는 IEEE SSCS Seoul Chapter, KAIST·서울대 VLSI 세미나, 페이스북 '반도체 설계' 그룹. 글로벌은 Reddit r/chipdesign, Twitter/X의 EDA·SoC 엔지니어 서클, Synopsys·Cadence가 매년 여는 SNUG·CDNLive (한국 세션 있음).
10. 한 줄 코멘트
Low-Power 팀은 deliverable이 칩 전체의 mW·mA로 명확히 찍히고 시장에서 비싸게 평가되지만, 한국 안에서 시니어 자리가 좁아 5년차쯤 IDM에서 외국계·미국·EDA 벤더로 점프하는 게 현실적인 경로입니다. 깊이로 가고 싶은 사람에게는 더없이 좋은 자리이지만, RTL·PD·STA·thermal까지 함께 들고 가지 못하면 '리포트 만드는 사람'에 머물기 쉽습니다.
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