핵심 주장: 메모리 월 다음의 승부는 더 많은 메모리를 붙이는 데서 끝나지 않는다. 붙인 메모리와 칩렛을 하나의 수율 좋은 시스템처럼 움직이게 만드는 인터커넥트가 다음 희소 자산이다.
제품과 현장 이미지
1. 다음 병목은 메모리 이후가 아니라 메모리를 포함한다
읽는 법: 메모리 월, 인터커넥트 월, 패키징 병목은 순서대로 교대하는 세 사건이 아니라 같은 데이터 이동 문제의 서로 다른 거리다.
메모리 월은 프로세서 연산 성능이 메모리 지연과 대역폭보다 빨리 증가하면서 생긴 간극이다. HBM은 DRAM을 넓은 인터페이스로 연산 다이 가까이에 놓아 이 간극을 줄였지만, 데이터를 공짜로 만들지는 않았다.
메모리 스택에서 나온 비트는 인터포저와 PHY를 지나 GPU에 들어가고, 모델 병렬화가 시작되면 다시 다른 GPU와 랙으로 이동한다. HBM 대역폭을 늘릴수록 다음 경계가 더 많은 트래픽을 받아 패키지 라우팅, SerDes, 스위치와 광 모듈의 부담도 함께 커진다.
그래서 나는 다음 테마를 좁은 의미의 패키징 호황보다 데이터 이동 월로 본다. 메모리 용량, 다이투다이 연결, 전력 전달, 열, scale-up과 scale-out을 한 시스템 예산으로 묶는 주제다.
이 관점은 기존의 CoWoS 공급 부족 글과도 다르다. 생산 슬롯의 가격만 묻는 대신 어떤 데이터가 어느 경계를 몇 번 넘고, 그때 소모되는 전력과 지연이 가속기 이용률을 얼마나 깎는지를 묻는다.
2. Rubin의 22 대 3.6 대 0.4가 보여주는 거리의 세금
읽는 법: TOPS가 칩의 잠재력이라면 거리별 대역폭은 그 잠재력을 실제 토큰 처리량으로 바꾸는 통행료다.
NVIDIA의 Vera Rubin 예비 사양은 단일 Rubin GPU에 HBM4 288 GB와 메모리 대역폭 22 TB/s를 제시한다. 같은 표에서 NVLink 6는 GPU당 3.6 TB/s, scale-out 네트워크는 0.4 TB/s다.
단순 비율로 보면 HBM4 대역폭은 NVLink보다 약 6.1배, scale-out보다 55배 크다. 세 인터페이스의 방향성, 프로토콜과 용도가 달라 성능을 직접 등치하면 안 되지만, 데이터 지역성이 왜 아키텍처의 첫 번째 변수인지 보여주는 크기 차이다.
Mixture-of-Experts의 expert routing, tensor parallel collective, KV cache 이동은 연산 코어보다 링크를 오래 점유할 수 있다. 이때 GPU를 더 붙여도 collective가 기다리면 FLOPS의 추가분은 매출 가능한 토큰으로 변하지 않는다.
NVIDIA가 Rubin을 GPU 한 개가 아니라 HBM4, NVLink 6 스위치, ConnectX-9, BlueField-4와 Spectrum-6를 묶은 플랫폼으로 파는 이유가 여기에 있다. 경쟁 단위가 칩에서 랙으로 커졌다는 말은 마케팅 문구가 아니라 병목의 소유권이 시스템 업체로 이동했다는 뜻이다.
3. 패키지는 무어의 법칙을 잇는 두 번째 스케일링 평면이다
읽는 법: 리티클 한계를 넘는 순간 패키지는 칩을 싸는 재료가 아니라 새로운 칩의 외곽선이 된다.
TSMC의 2026년 기술 심포지엄 자료는 현재 5.5-reticle 크기의 CoWoS를 생산하고 있으며 2028년 14-reticle 제품을 계획한다고 밝혔다. 이 패키지는 약 10개의 대형 compute die와 20개의 HBM 스택을 통합하는 구상이다.
TSMC는 2025년 자료에서 2027년 9.5-reticle CoWoS와 12개 이상의 HBM 통합을 예고했다. 2029년에는 14 reticle을 넘는 CoWoS와 40-reticle 크기의 SoW-X도 계획하고 있다.
숫자의 핵심은 패키지 면적이 2년 사이 약 2.5배가 된다는 사실만이 아니다. 다이 수, 인터포저 배선 길이, 전력 전달 거리, 기판 층수, warpage, 냉각 면적과 테스트 포인트가 동시에 증가한다.
선단 노드가 트랜지스터 밀도를 높인다면 첨단 패키징은 서로 다른 공정의 실리콘을 시스템 밀도로 바꾼다. 따라서 공정 경쟁도 FEOL 수율만이 아니라 interposer, RDL, substrate, bonding, thermal solution과 final test의 공동 수율로 재정의된다.
4. UCIe 64 GT/s가 해결하는 것과 해결하지 못하는 것
읽는 법: 표준 PHY가 있다고 레고처럼 섞이는 것은 아니다. 패키지에서 진짜 어려운 부분은 규격서 밖의 공동 최적화다.
UCIe 3.0은 UCIe-S와 UCIe-A에서 48 GT/s와 64 GT/s를 지원해 2.0의 최고 32 GT/s를 두 배로 높였다. 100 mm까지 늘어난 sideband reach, runtime recalibration, 초기 firmware download와 emergency shutdown도 복잡한 multi-die 시스템을 겨냥한다.
전송률보다 더 중요한 변화는 test, debug와 manageability가 표준의 중심으로 들어온 점이다. 칩렛 수가 늘면 링크 training 실패, firmware 순서, thermal throttle과 부분 장애를 패키지 전체에서 다뤄야 하기 때문이다.
다만 UCIe compliance는 multi-vendor chiplet의 즉시 호환을 보장하지 않는다. PHY와 protocol이 맞아도 bump map, package stack-up, reference clock, power delivery noise, thermal coupling과 boot sequence는 제품별 통합 문제로 남는다.
이 간극이 인터커넥트 IP, package-aware EDA, emulation, SI/PI·열 해석과 system-level verification의 가치다. 표준이 넓어질수록 차별화가 사라지는 것이 아니라 검증 가능한 구현과 통합 데이터가 새로운 진입장벽이 된다.
5. 전기에서 광으로, 다만 경계가 한 번에 사라지지는 않는다
읽는 법: 광 I/O의 승부는 빛이 빠르다는 사실보다 광 엔진을 수율 좋고 교체 가능하게 패키지에 넣을 수 있느냐에서 갈린다.
Intel의 OCI prototype은 64개 채널을 방향별 32 Gbps로 구성해 최대 4 Tbps bidirectional 전송과 최대 100 m reach를 시연했다. 회사는 co-packaged 구현이 약 5 pJ/bit, pluggable optical module은 약 15 pJ/bit라고 제시했다.
Broadcom의 Tomahawk 6 Davisson 자료는 102.4 Tbps switching, 200 Gbps per channel과 기존 pluggable 대비 optical interconnect 전력 70% 절감을 주장한다. 같은 자료의 availability 항목은 early-access 고객에게 sampling 중이라고 적어, 양산 보급률과는 구분해야 한다.
TSMC도 2026년 COUPE optical engine을 substrate에 직접 넣는 CPO 생산 시작을 계획하며 pluggable 대비 2배 전력 효율과 10배 낮은 latency를 제시했다. 세 수치는 모두 업체 측 조건이므로 절대 비교보다 전기 trace를 짧게 만들려는 공통 방향을 읽는 것이 안전하다.
광은 구리를 전부 대체하지 않는다. on-die와 짧은 D2D는 전기 연결의 밀도와 지연이 유리하고, 광은 보드와 랙 거리에서 먼저 경제성을 얻는다.
CPO가 패키지 안으로 들어오면 optical coupling, laser source, thermal drift, burn-in, fiber attach와 field serviceability가 수율식에 추가된다. 따라서 광 인터커넥트 수혜는 photonics die뿐 아니라 패키징, 정렬 장비, wafer-level test와 reliability 데이터에 분산된다.
6. 칩렛 수가 늘수록 수율은 곱셈이 된다
읽는 법: 칩렛의 원가 장점은 known-good die, 조립수율과 테스트 커버리지가 받쳐줄 때만 완성된다.
칩렛은 큰 monolithic die를 나눠 웨이퍼 단계의 결함 비용을 줄이고 서로 다른 공정을 조합할 수 있게 한다. 하지만 완성 패키지는 선택된 모든 다이, 연결, substrate와 thermal interface가 함께 통과해야 출하된다.
민감도를 보기 위해 다이 하나의 통과확률을 99%, 연결 하나의 조립 통과확률을 99.5%로 놓으면 단순 곱셈값은 4개에서 94.2%, 8개에서 88.6%, 16개에서 78.6%, 32개에서 61.8%로 낮아진다. 실제 양산은 redundancy, repair, screening과 공정 상관관계를 가지므로 이 값은 예측이 아니라 부품 수 효과를 보여주는 장난감 모델이다.
imec의 2026년 fine-pitch RDL PDK는 1.3 micron line/space와 20 micron microbump pitch를 제공하며 UCIe-Advanced에서 통신 속도 최대 40%, 에너지 per bit 최대 15% 개선을 제시한다. 아직 exploratory PDK이므로 상용 양산성과 동일시할 수는 없다.
hybrid bonding은 bump parasitic과 접합 간격을 줄여 밀도와 열 경로를 개선한다. 반대로 표면 평탄도, particle 관리, alignment, void 검사와 rework 난도를 높이므로 metrology와 test가 본딩 장비만큼 중요해진다.
실무 KPI는 gross package yield 하나로 부족하다. known-good-die coverage, attach defect pareto, link margin, repair 성공률, burn-in 시간과 field failure를 함께 봐야 칩렛이 실제 원가 우위인지 알 수 있다.
7. 가치 풀은 패키징 물량보다 플랫폼 통제에 모인다
읽는 법: 다음 승자는 칩을 잘 붙이는 회사보다 어떤 칩을 어떤 링크로 붙여야 시스템이 살아나는지 데이터로 증명하는 회사다.
TSMC의 우위는 CoWoS 장비 대수만이 아니다. leading-edge logic, SoIC, interposer, CoWoS, COUPE와 OIP 설계 생태계를 한 qualification flow로 묶어 고객의 재설계 비용을 높인다.
NVIDIA는 HBM, NVLink, NIC와 switch까지 workload에 맞춰 공동 설계하고, Broadcom은 switch ASIC과 SerDes, optical engine, CPO package를 결합한다. Intel의 OCI도 silicon photonics 공정만이 아니라 laser integration과 package test 경험을 가치 제안으로 내세운다.
이 구조에서 높은 가치를 잡는 층은 네 가지다. 첫째 topology와 memory hierarchy를 정하는 system architecture, 둘째 고밀도 D2D PHY와 protocol IP, 셋째 bonding·RDL·substrate·thermal을 묶는 integration recipe, 넷째 known-good-die와 field reliability를 연결하는 test data다.
반대로 범용 조립 용량만 늘리면 고객 집중, 장비 감가상각과 가격 경쟁에 노출될 수 있다. 패키징 매출 성장률보다 design win의 지속기간, package당 기술 콘텐츠, 고객 인증 재사용률과 test attach rate를 봐야 한다.
이 때문에 인터커넥트·패키징 테마는 장비, 소재, OSAT를 한 바구니로 묶기 어렵다. 특정 병목을 해결하면서도 다음 세대 package architecture에 재사용되는 IP와 공정 데이터가 있는지가 구조적 수혜와 순환 수혜를 가른다.
8. 내가 틀릴 수 있는 이유: 메모리 월은 아직 끝나지 않았다
읽는 법: 상위 병목이 보인다고 현재의 가장 좁은 병목이 사라지는 것은 아니다.
첫 번째 반론은 단순하다. 2026-2027년 GPU 출하의 가장 좁은 목은 여전히 HBM wafer, 적층과 qualified package capacity일 수 있다.
이 경우 인터커넥트는 장기 아키텍처 주제여도 단기 손익의 설명력은 메모리 가격과 allocation보다 낮다. 메모리 월 다음이라는 표현이 시기상조가 되는 시나리오다.
두 번째는 software와 model architecture다. sparsity, quantization, better scheduling, locality-aware compiler와 smaller expert가 통신량 증가를 계산량 증가보다 낮게 만들면 링크 증설의 경제성은 약해진다.
세 번째는 CPO 채택 지연이다. pluggable optics의 교체성과 생태계가 더 중요하거나 laser reliability, packaging yield, thermal drift와 현장 수리가 해결되지 않으면 광 엔진은 switch package 밖에 더 오래 남을 수 있다.
내 결론이 가장 크게 뒤집히는 조건은 UCIe 기반 multi-vendor package가 빠르게 범용화되고, advanced packaging capacity가 수요를 따라잡으며, package별 차이가 표준 부품 가격으로 수렴하는 경우다. 그러면 가치 풀은 platform owner보다 범용 공급망과 최종 AI service로 이동한다.
그래서 이 테마의 증거는 발표된 bandwidth가 아니라 shipping volume, 고객 간 재사용, package yield와 field reliability다. 로드맵 발표보다 실제 qualification과 반복 주문을 우선해 봐야 한다.
Korean Lens - 한국 기업 입장
한국은 이 테마의 출발점에서 강하다. HBM은 TSV 적층과 microbump, 열·테스트를 이미 대량 생산으로 학습한 제품이고, Samsung은 I-Cube와 X-Cube, hybrid copper bonding 준비와 UCIe 참여를 공개하고 있다.
Samsung의 package platform 자료는 interposer 설계, substrate 조달, multi-die fabrication, test와 memory integration까지 turnkey로 제공하겠다는 방향을 제시한다. X-Cube의 microbump 방식은 수천만 개 HBM 생산 경험을 기반으로 한다고 설명한다.
SK hynix는 Indiana에 38억7천만 달러를 투자해 차세대 HBM용 advanced packaging fab과 R&D line을 짓고 2028년 하반기 양산을 계획했다. 메모리 회사가 package를 공급망 부속이 아니라 고객 가까이 둬야 할 전략 자산으로 본다는 신호다.
약점도 분명하다. HBM 제조력과 대형 고객의 system topology를 정하는 힘은 다르고, CPO optical engine, open chiplet IP, package-aware EDA, substrate와 high-volume test의 생태계 깊이도 따로 평가해야 한다.
한국이 잡아야 할 다음 가치는 패키징 공장 면적만이 아니다. HBM base die와 accelerator 사이의 D2D interface, hybrid bonding metrology, thermal-aware package design, wafer-level burn-in과 고객 workload를 연결하는 공동 설계 데이터가 더 오래 남는다.
판단을 깨는 조건
- 2027년까지 HBM과 advanced packaging 공급이 수요를 따라잡고 package lead time과 가격 프리미엄이 빠르게 정상화된다.
- UCIe multi-vendor chiplet이 높은 수율로 반복 양산되며 D2D PHY와 package integration이 범용 부품처럼 가격 수렴한다.
- CPO의 field failure, laser serviceability와 thermal drift가 해결되지 않아 1.6T·3.2T 세대에서도 pluggable optics가 전력과 TCO 우위를 유지한다.
- model·compiler 최적화가 GPU 간 통신량을 크게 줄여 scale-up과 scale-out bandwidth 증가가 실제 토큰 처리량 개선으로 이어지지 않는다.
다음 관찰 일정
- 2026-H2: TSMC COUPE on-substrate CPO의 생산 시작 여부와 첫 고객·출하 형태
- 2026-H2: Rubin 시스템 양산에서 22 TB/s HBM4, 3.6 TB/s NVLink 6와 0.4 TB/s scale-out 사양의 유지 여부
- 2027: TSMC 9.5-reticle CoWoS와 12개 이상 HBM package의 실제 qualification 및 양산 고객
- 2027-2028: UCIe 3.0 64 GT/s silicon interoperability, link margin과 multi-vendor package design win
- 2028-H2: SK hynix Indiana advanced packaging fab의 양산 개시와 HBM 외 package R&D 범위
- 2028-2029: 14-reticle CoWoS와 SoW-X에서 package yield, repair, liquid cooling과 field reliability 지표
실무 적용 한 줄
Sources
- NVIDIA - Vera Rubin NVL72 specifications (accessed 2026-07-14)
- UCIe Consortium - Specifications 1.0 through 3.0 (accessed 2026-07-14)
- TSMC - 2026 North America Technology Symposium (2026-04-23)
- TSMC - 2025 North America Technology Symposium (2025-04-23)
- Intel - Integrated optical I/O chiplet demonstration (2024-06-26)
- Broadcom - Tomahawk 6 Davisson CPO announcement (2025-10-08)
- imec - Fine-pitch RDL and D2W hybrid bonding PDKs (2026-03-02)
- Samsung Semiconductor - Advanced package platforms (accessed 2026-07-14)
- SK hynix - Indiana advanced packaging investment (2024-04-03)
