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반도체 엔지니어를 위한 미국 온라인 공학 석사 가이드

미국 Top 10 공대에서 출퇴근하며 석사 학위를 딸 수 있는 시대다. Georgia Tech, Purdue, USC 등 명문 대학들이 100% 온라인 ECE 석사 과정을 운영하고 있으며, 졸업장에 'Online'이라는 표기 없이 캠퍼스 학위와 동일한 학위를 수여합니다. 그래서, "실무 경력은 충분한데", "이론적으로 좀 더 공부"하고,

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최저가 맥북을 샀더니, 불량 칩이 들어있습니다. (근데 이게 정상입니다)

애플 실리콘의 M5 라인업 전체는 사실 핵심 모듈 하나에서 출발한다. 나머지는 수율 관리와 패키징 기술. 이것이 애플의 실력, 그리고 이것은 곧 기업의 재무제표에 들어난다. 전 제품 라인업을 사실상 하나의 핵심 IP 설계로 커버하고, 죽은 트랜지스터도 제품으로 파는 회사. Apple M-Series Chip은 아래 제품들 전부에 들어갑니다. * iPad Pro 11", 13&

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Computational Boolean Algebra: Shannon expansion, SAT

TL;DR * Shannon expansion은 Boolean function을 MUX 한 개로 분해하는 공식이다. * cofactor는 “변수 하나를 0/1로 고정한 새 function”이며, 그래서 해당 변수는 cofactor 안에서 사라진다. * Boolean difference는 “입력 x를 뒤집었을 때 출력이 바뀌는가?”를 계산하는 sensitivity function이다. * ∃(existential) quantification은 “아무 해 하나만 존재하면 됨”을 수식으로 만든 연산이고, 이게

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[VLSI CAD] kbdd · MiniSAT · Espresso · SIS?

EDA, VLSI CAD 수업을 듣다 보면, 갑자기 이런 도구들이 튀어나온다. * kbdd * MiniSAT * Espresso * SIS 처음엔 다 비슷해 보인다. “다 논리식 만지는 거 아님?” “이걸 실무에서 쓰긴 하나?” 결론부터 말하면 이 도구들은 ‘칩이 맞는지 증명하는 세계’의 도구들이다. 이런 기본적인 개념들이 Logic Synthesis, DFT 등 많은 디지털 EDA Tool에 사용된다. 1.

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반도체 Aging에 대하여 — BTI/HCI, Aging SPICE Simulation

반도체도 나이를 먹는다 오늘날의 반도체 소자(Semiconductor devices)는 동작 시간에 따라 서서히 성능이 열화되는, 일종의 “노화” 현상을 겪습니다. 마치 기계 부품이 오랜 사용으로 마모되듯이, MOSFET 트랜지스터도 장시간 동작 시 전기적 특성이 변화하여 회로 동작에 영향을 미칩니다. 이러한 현상을 반도체 노화(Aging)이라고 부르며, 대표적인 원인은 Bias Temperature Instability, BTI과

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FPGA vs ASIC: 내부 구조와 차이점, 그리고 산업의 미래

FPGA와 ASIC의 내부 구조를 깊이 있게 파헤쳐보고 두 기술의 장단점 및 비즈니스적 의미까지 살펴보겠습니다. 1. 우리 일상에는 스마트폰, 컴퓨터, 자동차 전자제어장치 등 수없이 많은 반도체 칩이 사용되고 있지만, 정작 그 속에 어떤 원리가 숨어있는지 아는 사람은 드뭅니다. 2. 전자공학을 전공한 학생이나 임베디드 개발자라도 FPGA 보드를 다뤄본 경험은 많지만, FPGA 내부

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Setup Time과 Hold Time — VLSI 타이밍의 기초 완전 정복

Setup Time과 Hold Time은 디지털 회로의 타이밍 제약 중 가장 중요한 두 가지입니다. * Setup Time은 데이터가 클록 엣지 이전에 데이터가 안정적으로 도착해야 하는 시간이고 * Hold Time은 클록 엣지 이후에 데이터가 유지되어야 하는 시간입니다. 이 두 조건을 동시에 만족하지 못하면 metastable state에 빠져 회로가 오작동할 수 있습니다. 개요: 비행기 도착 비유로

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What is Clock Tree Synthesis (CTS) - Skew, Latency

Clock Tree Synthesis (CTS) is a key step in physical design to evenly distribute the clock signal from the clock source to all flip-flops (FFs) on the chip. The goal is to minimize Clock Skew and control Insertion Delay to maximize timing margins. Why is CTS necessary? Large chips have

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CTS(Clock Tree Synthesis)란? — Skew, Latency

CTS(Clock Tree Synthesis)는 클록 소스에서 칩의 모든 플립플롭(FF)까지 클록 신호를 균등하게 분배하는 물리설계 핵심 단계입니다. 목표는 Clock Skew(클록 도착 시간 차이)를 최소화하고 Insertion Delay(신호 전파 지연)를 제어하여 타이밍 마진을 극대화하는 것입니다. CTS는 왜 필요한가? 대규모 칩에는 수억 개의 플립플롭이 있고, 모두 물리적으로

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[VLSI CAD] MiniSAT?

SAT(Satisfiability) 문제는 다음 질문으로 요약된다. 주어진 Boolean 수식이 True가 되도록 변수들을 True / False로 정할 수 있는가? 예를 들어, f(x,y,z)=(x || y) && (!x || z) 라는 수식이 있을 때, * x, y, z에 True/False를 어떻게 할당하면 전체 수식이 True가 되는지를 찾는 것이 SAT 문제다. 이건 단순해

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What is Unate / Non-unate Cell in Static Timing Analysis?

디지털 회로 설계를 공부하다 보면 unate / non-unate cell이 나오는데, 처음엔 “이게 뭐가 중요하지?” 싶다. Unateness는 STA가 ‘단순 규칙으로 안전하게 최악의 경우를 단조롭게 정의 할 수 있는가’를 가르는 기준이다. 성능(runtime) 과 Pessimism을 줄이기 위함이다. 1) Unate / Non-unate: 한 줄 정의 * Unate cell: 특정 입력 핀 기준으로 입력 전이(rise/

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What is OCV in VLSI? (Global On-Chip Variation)

반도체 미세화와 고정된 PVT Corner의 한계 디지털 회로 설계의 핵심 목표 중 하나는 어떤 상황에서도 칩이 정상적으로 동작하도록 보장하는 Timing Closure입니다. 기본적인 Static Timing Analysis(STA)는 이를 위해 PVT(Process, Voltage, Temperature)라는 개념을 도입합니다. 설계자는 공정 변이(P), 전압 변화(V), 온도(T)를 조합하여 가장 느린 환경(