왜 지금 이게 중요한가
반도체 업계가 High-NA EUV(NA 0.55) 장비 도입을 본격화하면서 '이제 다중 패터닝 시대는 끝났다'는 낙관론이 퍼졌습니다. 그러나 현실은 다릅니다. High-NA EUV 장비 한 대의 가격은 공개 발표 기준 NA 0.33 EUV 대비 약 2~3배에 달하며, 스루풋(throughput)과 펠리클(pellicle) 기술 성숙도도 아직 개발 단계입니다. 이 때문에 모든 레이어를 High-NA EUV로 대체하는 것은 경제성 면에서 현실적이지 않다는 것이 업계의 공통된 인식입니다.
SAQP가 가장 빛을 발하는 구간은 피치 18~28nm 영역입니다. 이 범위는 NA 0.33 EUV 단일 노광으로는 해상도 한계에 걸리고, High-NA EUV를 투입하기에는 비용 대비 효과가 낮은 '회색 지대'입니다. TSMC N3의 Metal 2 레이어(공개 기술 발표 기준 약 21nm 피치), 삼성 SF3의 핵심 금속 레이어가 모두 이 구간에 해당합니다. 즉, 첨단 로직 칩의 성능과 밀도를 결정하는 핵심 배선층이 SAQP에 의존하고 있습니다.
중요성은 단지 제조 공정에만 국한되지 않습니다. SAQP는 패턴이 4개의 컬러 그룹으로 나뉘는 구조적 특성 때문에 설계 규칙(Design Rule)과 EDA 툴에도 깊이 침투해 있습니다. 공정 엔지니어뿐 아니라 물리 설계 엔지니어, EDA 툴 개발자, PDK 담당자 모두가 SAQP의 제약을 이해하지 못하면 타이밍 클로저(timing closure)조차 달성하기 어렵습니다. 2026년 현재, SAQP는 반도체 산업 전 밸류체인의 공통 언어가 되었습니다.
기술의 실체: 피치를 4분의 1로 줄이는 원리
SAQP를 이해하려면 먼저 그 전신인 SADP(Self-Aligned Double Patterning)를 알아야 합니다. SADP는 ①맨드럴(mandrel) 패턴 노광·식각 → ②ALD(원자층증착)로 스페이서(spacer) 막 형성 → ③맨드럴 선택적 제거 → ④스페이서를 마스크로 최종 식각의 4단계로 구성됩니다. 이 과정에서 피치는 원래의 절반이 됩니다. 예컨대 80nm 피치 맨드럴을 사용하면 40nm 피치 패턴을 얻습니다.
SAQP는 이 SADP 사이클을 두 번 반복합니다. 80nm 피치 → 1차 SADP → 40nm 피치 → 2차 SADP → 20nm 피치. ArF 193nm 광원의 이론적 해상도 한계는 약 38nm half-pitch(NA 1.35 이머전 기준)이지만, SAQP를 통해 그 절반인 20nm 피치 구현이 가능해집니다. TSMC가 N3 Metal 2에서 약 21nm 피치를 달성했다고 공개 기술 발표를 통해 밝힌 것도 이 원리의 산물입니다.
공정 스텝 수는 SAQP의 복잡성을 단적으로 보여줍니다. 레이어 하나에 30~50개 이상의 단위 공정이 투입됩니다. 노광 → ALD → 에치백(etch-back) → 맨드럴 제거를 두 번 반복하고, 각 단계에서 하드마스크(hard mask) 스택 관리, 선택비(selectivity) 확보, 세정 공정이 수반됩니다.
비교 대상으로 자주 언급되는 LELE(Litho-Etch Litho-Etch) 방식은 두 번의 노광과 식각으로 피치를 줄이는데, 핵심 과제가 오버레이(overlay) 정밀도입니다. 두 노광 간 정렬 오차가 곧 패턴 오차로 직결됩니다. 반면 SAQP 스페이서 방식은 노광 간 오버레이 의존도가 낮지만, ALD 두께 균일도와 식각 프로파일 제어가 핵심 변수로 대두됩니다. 두 방식 모두 일장일단이 있으나, 20nm 이하 피치에서는 스페이서 방식의 재현성이 더 높다는 것이 업계의 대체적인 평가입니다.
왜 어려운가: 세 가지 핵심 난제
(A) EPE(Edge Placement Error) 누적
SAQP에서 가장 근본적인 난제는 오차의 누적입니다. 노광 오버레이 오차, ALD 두께 불균일, 식각 프로파일 편차가 두 사이클에 걸쳐 반복되면서 RSS(Root Sum Square) 방식으로 오차가 더해집니다. ALD 스페이서의 두께 균일도는 ±0.1nm급 제어가 요구됩니다. 20nm 피치 기준으로 허용 가능한 EPE 예산은 ±1.5~2nm 수준에 불과합니다. 이 예산을 초과하면 인접 배선 간 단락(short) 또는 단선(open)이 발생하고 직접적인 수율 손실로 이어집니다. 단일 노광 공정에서는 드러나지 않던 미세한 공정 편차가 SAQP에서는 치명적 결함으로 증폭됩니다.
(B) 4색 컬러링(4-Coloring) 제약
SAQP로 형성된 패턴은 구조적으로 4개의 그룹(컬러)으로 분류됩니다. 설계 단계에서 인접한 배선이 같은 컬러에 배정되면 공정상 동시에 형성·제거되어 쇼트나 누락이 생깁니다. 이를 막기 위해 EDA 툴은 그래프 컬러링(graph coloring) 변형 알고리즘을 사용해 모든 인접 배선에 서로 다른 컬러를 배정해야 합니다. 고밀도 블록에서는 컬러 충돌(coloring conflict)이 빈번히 발생하고, 이를 해소하기 위해 배선 우회(detour)나 비아(via) 재배치가 필요합니다. 결과적으로 배선 혼잡도가 높아지고 타이밍 클로저가 어려워지는 악순환이 생깁니다. PDK에 SAQP 컬러링 규칙을 정확히 반영하는 것 자체가 EDA 툴 벤더와 파운드리 양측 모두에 상당한 엔지니어링 부담입니다.
(C) 맨드럴 붕괴(Mandrel Collapse)
2차 SAQP 단계에서 맨드럴의 선폭은 10nm 이하로 떨어지고 종횡비(aspect ratio)는 5:1을 넘기도 합니다. 이 조건에서는 세정 공정 중 액체의 모세관력(capillary force)이 맨드럴을 넘어뜨리는 맨드럴 붕괴 현상이 나타납니다. 한 맨드럴이 쓰러지면 인접 패턴을 연쇄적으로 무너뜨려 해당 다이(die) 전체를 폐기해야 합니다. 이를 막기 위해 맨드럴 재료의 영률(Young's modulus) 최적화, 건식(dry) 세정 공정 도입, 스페이서 재료와의 선택비 조정 등 복합적인 재료 공학적 접근이 필요합니다. 현장에서는 공정 레시피 하나의 변경이 붕괴율에 즉각 영향을 미치기 때문에, 극도로 엄격한 공정 관리가 요구됩니다.
누가 잘하고 있나: 기업별 객관 비교
TSMC는 현재 SAQP 기술 성숙도에서 가장 앞서 있다는 평가를 받습니다. N3 세대에서 EUV와 SAQP의 최적 조합(EUV for cut/block, SAQP for main pitch)을 정교화했으며, IEEE IEDM 및 VLSI Symposium 발표를 통해 공정 안정화 데이터를 공개한 바 있습니다. N2로의 전환에서도 이 조합 전략을 유지·발전시키고 있으며, 공정 안정화 속도와 수율 램프(ramp) 면에서 경쟁사 대비 우위를 보이는 것으로 업계에서 분석됩니다.
삼성 파운드리는 SF3(3nm GAA) 초기 양산에서 수율 이슈가 일부 보고되었으며, 업계 분석가들은 그 원인 중 하나로 SAQP EPE 관리의 어려움을 지목합니다(공개 분석 기준). SF2 세대에서는 GAA 트랜지스터 구조 최적화와 SAQP 공정 안정화를 동시에 달성해야 하는 이중 과제를 안고 있습니다. 동시에 High-NA EUV 조기 도입을 통해 일부 SAQP 레이어를 단일 노광으로 대체하는 전략도 병행 추진 중입니다.
Intel Foundry는 Intel 4 이후 EUV 레이어 비율을 지속적으로 높이면서 SAQP 의존도를 줄이는 방향을 선택했습니다. 이 전략은 레이어당 공정 스텝 수를 줄이고 사이클 타임을 단축하는 장점이 있지만, EUV 장비 가용성(availability)과 가동률(uptime)에 대한 의존도가 높아지는 리스크도 동반합니다. 14A 노드에서 High-NA EUV를 어느 범위까지 투입할지가 SAQP 전략의 핵심 분기점입니다.
SK하이닉스·삼성 메모리의 DRAM용 SAQP는 로직 파운드리와 성격이 다릅니다. DRAM 셀의 활성 영역(active area)과 워드라인은 1D(1차원) 패턴이 지배적이어서 4색 컬러링 문제의 복잡도가 상대적으로 낮습니다. 그러나 CD(Critical Dimension) 균일도 요구는 극도로 엄격하며, 이는 소자 특성 균일성과 직결됩니다. HBM(High Bandwidth Memory) 셀 피치 경쟁에서 SAQP 기술은 용량 밀도를 높이는 핵심 enabler로 기능하고 있습니다.
Korea 시각: 강점과 구조적 과제
삼성 파운드리: SAQP가 SF2 수율의 핵심 변수
삼성 파운드리에게 2026년 하반기는 SF2 양산 수율 정상화의 분수령입니다. GAA 나노시트 공정과 SAQP 배선 공정의 동시 최적화는 업계 역사상 가장 복잡한 공정 통합 과제 중 하나입니다. SAQP EPE 예산을 안정적으로 확보하지 못하면 고객사의 설계가 아무리 뛰어나도 수율이 나오지 않습니다. High-NA EUV 조기 확보를 통해 일부 Metal 레이어의 SAQP를 단일 노광으로 대체하는 '탈출 경로'를 동시에 추진하고 있다는 점은 긍정적이지만, 두 전략을 병행하는 데 따른 엔지니어링 자원 분산도 현실적 도전입니다.
메모리: HBM 피치 경쟁의 숨은 핵심
HBM4 및 HBM4E에서 셀 어레이의 피치 축소 경쟁이 치열해지면서, SAQP 노하우는 SK하이닉스와 삼성 메모리 양사 모두에 직접적인 경쟁 자산이 됩니다. 더 조밀한 셀 피치를 안정적으로 구현할수록 단위 면적당 용량이 늘고 HBM 스택 당 대역폭과 용량 경쟁력이 높아집니다. 한편 중국의 CXMT가 1z~1a nm급 DRAM 자체 개발을 시도하고 있다는 공개 보도가 있으며, 이들이 SAQP 기반 피치 축소를 어느 수준까지 독자 구현할 수 있는지가 한국 메모리 업계의 기술 격차 유지 여부를 가름하는 변수입니다.
장비·소재: 공급망 진입 기회
SAQP의 핵심 소재인 ALD용 SiO₂·SiN 프리커서(precursor) 시장에서 국내 화학 업체들의 진입 시도가 이어지고 있습니다. ALD 프리커서는 순도와 균일도가 수율에 직결되기 때문에 인증 장벽이 높지만, 일단 공급망에 진입하면 장기 공급 계약으로 이어지는 고부가 시장입니다. 또한 SAQP 공정의 맨드럴 재료로 사용되는 유기 하드마스크(OHM, Organic Hard Mask) 소재 분야에서도 일부 국내 업체가 공급망 참여를 확대하고 있습니다. 이 소재들은 SAQP 공정의 안정성에 직접 영향을 미치므로, 소재 개발 역량이 곧 국내 파운드리·메모리의 SAQP 경쟁력과 연결되는 구조입니다.
Watch Points: 향후 6~12개월 주목 지표
- 삼성 SF2 양산 초기 수율 신호 (2026년 하반기): 주요 팹리스 고객사의 테이프아웃 및 칩 아웃(chip-out) 일정에서 SAQP 관련 수율 메시지가 시장에 어떻게 흘러나오는지 주목해야 합니다. 공식 발표 외에 고객사 컨퍼런스콜에서의 언급이 중요한 시그널이 될 수 있습니다.
- TSMC N2 램프 속도 (Apple A20/M5 칩아웃 시점): TSMC N2의 생산 램프는 EUV+SAQP 조합의 양산 성숙도를 가늠하는 최대 실증 사례입니다. Apple의 A20 및 M5 칩 칩아웃 일정과 초기 성능 데이터가 공개되면 N2 SAQP 공정의 실력이 간접적으로 드러납니다.
- High-NA EUV의 SAQP 대체 레이어 공식 발표 (Intel 14A, TSMC A14): Intel 14A와 TSMC A14 노드에서 High-NA EUV가 어느 Metal/Via 레이어까지 SAQP를 실질적으로 대체하는지 공식 발표가 예상됩니다. 이 발표는 향후 SAQP 시장의 규모와 지속 기간을 결정하는 이정표가 됩니다.
- CXMT 1znm DRAM 공개 자료: CXMT의 1z나노 DRAM 기술 수준을 보여주는 공개 자료(특허, 논문, 제품 사양)가 나온다면 한국 메모리 업계의 SAQP 기반 기술 격차를 객관적으로 재평가할 수 있습니다. 이 격차의 실제 크기가 시장 전략에 중요한 함의를 가집니다.
- DAC 2026에서 SAQP-aware EDA 자동화 발표 가능성: 2026년 DAC(Design Automation Conference)에서 SAQP 4색 컬러링과 EPE 제약을 통합한 타이밍-클로저 자동화 툴 발표가 예상됩니다. EDA 툴의 SAQP 지원 성숙도가 높아질수록 파운드리의 PDK 완성도 요구 수준도 높아지며, 설계·제조 인터페이스 전반에 영향을 미칩니다.