왜 지금 Forksheet FET인가
지난 몇 세대 동안 logic 트랜지스터 밀도는 꾸준히 늘어왔지만, SRAM 비트 셀은 거의 따라오지 못했다. 공개된 자료 기준 TSMC N5의 6T SRAM 비트 셀은 약 0.021㎛², N3는 0.0199㎛² 수준으로, 한 세대를 건너뛰어도 면적은 5% 남짓 줄었을 뿐이다. AI 가속기와 모바일 SoC의 다이에서 캐시·SRAM이 차지하는 비중이 30~40%까지 늘어난 시점에, 이 정체는 말 그대로 "die area를 logic이 아니라 SRAM이 잡아먹는" 구조적 문제로 바뀌었다.
GAA 나노시트로 구조 전환을 마친 이후, 다음 카드는 두 갈래다. 하나는 N과 P를 수직으로 적층해 면적을 절반에 가깝게 줄이는 CFET, 다른 하나는 그 직전 단계로 N/P 사이의 횡적 거리를 절연벽으로 압축하는 Forksheet FET이다. CFET은 1nm급 노드(보도 기준 2030년 안팎)까지 양산이 어려운 반면, forksheet는 GAA의 연장선에서 비교적 점진적으로 도입할 수 있어 A14·SF1.4 세대(2027~2028년 공개 로드맵 기준)의 핵심 후보로 거론된다.
기술의 실체 — 절연벽으로 N과 P를 가르다
Forksheet FET은 imec이 2017년 IEDM에서 처음 제안한 구조다. GAA 나노시트에서 nMOS 스택과 pMOS 스택 사이를 단순 STI나 diffusion break로 띄우는 대신, 수직 절연벽(vertical dielectric wall)을 채워 N과 P를 같은 stack의 양쪽 갈래로 배치하는 방식이다. 이름 그대로 "포크(fork)" 모양이다.
핵심 효과는 N-to-P 간격 압축이다. 기존 GAA에서는 source/drain epitaxial growth가 서로 닿지 않도록 보수적인 거리를 둬야 했지만, dielectric wall이 물리적으로 둘을 갈라놓기 때문에 그 마진을 상당 부분 회수할 수 있다. imec이 발표한 시뮬레이션·시연 데이터에 따르면 standard cell height는 약 20% 줄어들고, SRAM 6T cell에서는 logic 셀보다 더 큰 밀도 이득(보고된 수치는 대략 10~30% 면적 감소 범위)이 가능하다고 한다.
구조상의 spec을 정리하면 다음과 같다.
- 채널: 기존 나노시트와 동일(Si 또는 SiGe), 다만 N/P가 같은 stack의 양쪽 갈래에서 형성된다
- 절연벽: ALD 기반 SiN·SiOC·high-k 계열, 폭 5~10nm 수준으로 보고됨
- 게이트: N과 P 게이트가 절연벽 양쪽에서 독립적으로 형성, multi-Vt 적용을 위해 work function 금속을 N/P별로 정확히 패터닝해야 한다
- S/D contact: N과 P를 한 콘택으로 묶거나(local interconnect로 share) 분리하는 두 옵션 모두 연구 중
왜 어려운가 — 절연벽·epi·SRAM Vmin·EDA
가장 직접적인 난점은 절연벽 자체의 형성이다. 폭 수 nm의 좁은 트렌치에 void(공극) 없이 dielectric을 채우려면 ALD 공정의 step coverage가 거의 100%에 근접해야 하고, 후속 CMP·etch back 단계에서 wall 상단의 손상도 통제해야 한다. 한 곳에 void가 생기면 그 셀은 N/P 사이 leakage path가 만들어지고, SRAM 어레이 단위로는 yield 저하로 즉시 이어진다.
두 번째는 S/D epitaxy의 selectivity다. nMOS는 Si:P, pMOS는 SiGe:B로 stress engineering을 하는데, N과 P가 절연벽 너머로 매우 가까워지면 한쪽 epi 성장이 반대쪽 영역으로 침범하거나, 도핑이 cross-contamination되는 위험이 커진다. selective epi 공정의 윈도우가 좁아진다는 의미다.
세 번째는 SRAM Vmin과 mismatch다. 셀 면적을 줄이는 만큼 트랜지스터 자체도 작아지므로 random dopant fluctuation, line edge roughness 같은 변동성이 셀 noise margin을 갉아먹는다. 멀티-Vt를 통한 보상이 필요하지만, 절연벽 양쪽에서 work function 금속을 selective하게 분리 증착하는 것이 이 노드에서 가장 까다로운 패터닝 중 하나로 꼽힌다.
마지막은 EDA·셀 라이브러리 측면이다. forksheet 셀은 N과 P가 share하는 새로운 boundary를 갖기 때문에 기존 GAA 기반 standard cell과 P&R 룰이 호환되지 않는다. DRC/LVS 룰, parasitic extraction model, sign-off timing 코너가 모두 새로 정의돼야 하고, 파운드리가 라이브러리를 IP 파트너에게 푸는 시점이 곧 fabless의 양산 가능 시점을 결정한다.
누가 잘하고 있나 — Imec, TSMC, Samsung, Intel
원천 연구는 imec이 압도적이다. 2017년 IEDM 논문 이후 forksheet는 imec ITF, IEDM, VLSI Symposium에서 거의 매년 진척을 발표해 왔다. 핵심 IP·시뮬레이션 데이터·테스트 vehicle 대부분이 imec 컨소시엄을 통해 회원사로 흘러간다.
파운드리 진영에서는 보도 기반 정리가 가능하다. TSMC는 N2(2nm급, GAA)에서는 forksheet를 채택하지 않고 정통 나노시트로 가는 것으로 알려져 있고, A14(1.4nm급)에서 도입 여부가 업계의 관심사다. 공식 spec 발표 전까지는 추정에 가깝다. Samsung Foundry는 SF3 세대에서 이미 GAA(MBCFET 브랜드)를 양산 중이고, SF1.4 또는 그 다음 노드에서 forksheet 도입 가능성을 외부 발표에서 시사한 바 있다. Intel은 18A에서 RibbonFET + PowerVia 조합으로 가고, 14A 이후 forksheet 또는 CFET을 검토하고 있다는 보도가 나온다.
세 회사가 모두 imec 회원이라는 점이 흥미롭다. 원천 IP가 동일한 출처에서 나오기 때문에, 차별화는 process integration 디테일(절연벽 재료, S/D epi 레시피, work function metal patterning, 절연벽 상부 콘택 정렬)에서 갈리게 된다. 이 영역은 공개되지 않는 know-how가 가장 많은 부분이다.
Korea 시각 — Samsung Foundry의 두 번째 GAA 시험대
한국 입장에서 가장 직접적으로 영향을 받는 곳은 Samsung Foundry다. SF3에서 GAA를 먼저 도입한 경험은 forksheet 전환에 적지 않은 자산이다. nanosheet stack 형성, multi-Vt patterning, sheet 두께·width 제어 같은 기반 공정이 forksheet의 토대 그대로이기 때문이다. 다만 SF3에서 yield 문제가 길게 끌었던 점을 감안하면, forksheet에서 같은 시행착오를 반복하지 않는 것이 관건이다. AI 가속기 fabless 고객 입장에서는 SRAM 밀도가 곧 die cost로 직결되기 때문에, forksheet 적용 시점이 곧 N2·SF2 vs TSMC 경쟁력의 한 축이 된다.
SK hynix 같은 메모리 중심 업체는 forksheet의 직접 영향이 제한적이다. DRAM·NAND는 자체 셀 구조 진화 경로(예: 4F² DRAM, 3D NAND 적층 단수)가 따로 있다. 다만 HBM 베이스 다이처럼 logic 영역이 결합되는 경우, forksheet가 적용된 logic process의 가용성과 가격에 간접 영향을 받는다.
구조적 약점도 있다. EDA 도구·셀 라이브러리·표준 IP 대부분이 외산이라, forksheet 셀 라이브러리가 등장하는 시점에 이를 빠르게 흡수할 수 있는 국내 fabless·디자인 하우스의 인력 풀이 충분한지가 변수다. process integration·DTCO(Design-Technology Co-Optimization) 인력 수요는 앞으로 한층 더 커질 영역이고, 학교에서 이 부분을 다루는 트랙이 부족한 점은 중장기 약점으로 남아 있다.
Watch points — 6~12개월 안에 볼 시그널
앞으로 6~12개월 사이 모니터링할 만한 milestone:
- IEDM(매년 12월)·VLSI Symposium(매년 6월) 논문: imec, TSMC, Samsung, Intel의 forksheet 관련 발표가 이 두 학회에 집중된다. SRAM bit cell area 수치가 공식적으로 등장하는 자리
- Samsung SF1.4 / SF2 공정 로드맵 업데이트: 파운드리 포럼이나 IR 자료에서 forksheet 채택 여부 시그널
- TSMC A14(1.4nm급) 공식 spec 공개: GAA 연장 vs forksheet 도입의 선택이 업계 표준을 한 방향으로 끌어간다
- imec ITF 컨퍼런스: 절연벽 재료·yield·신뢰성 데이터의 공개 시점
- EDA 벤더(Synopsys, Cadence, Siemens) 셀 라이브러리·sign-off flow 지원 발표: 양산 타이밍의 leading indicator
개념 정리 — 자주 나오는 질문
Q. CFET과 무엇이 다른가? Forksheet는 N과 P를 평면상에서 가깝게 두는 횡적 압축이고, CFET은 N을 P 위로 수직 적층하는 3D 구조다. 면적 이득은 CFET이 더 크지만, 공정 난이도와 양산 타이밍은 forksheet가 훨씬 빠르다. 두 기술은 경쟁 관계라기보다 노드별 단계에 가깝다.
Q. GAA 나노시트와 호환되는가? 베이스 공정은 같지만 셀 라이브러리·DRC가 다르므로, 동일 노드에서 두 옵션을 혼용하기는 어렵다. 보통은 별도 변형 노드로 출시된다.
Q. SRAM 외에 logic에도 효과가 있나? Standard cell height 자체가 줄기 때문에 logic 면적도 줄지만, 이득의 절대치는 SRAM이 더 크다. 그래서 cache-heavy 디자인(AI 가속기, 대규모 CPU)일수록 가치가 크다.
Q. backside power(BSPDN)와는 어떤 관계인가? 직교적이다. BSPDN은 power rail을 후면으로 옮기는 배선 구조 변경이고, forksheet는 트랜지스터 자체의 변형이다. 두 기술은 동일 노드에서 함께 적용될 수 있고, 그 조합이 A14·SF1.4 세대의 기본 구성이 될 가능성이 높다.