핵심 주장: AI 패키지의 면적 경쟁은 더 큰 기판 싸움이 아니라, 스티칭 경계가 수율과 배선을 얼마나 덜 망가뜨리느냐의 싸움이다.
왜 지금인가: AI 패키지는 리티클보다 빨리 커진다
AI 가속기 면적 경쟁은 더 이상 단일 다이를 얼마나 크게 찍느냐의 문제가 아니다. 800mm2 안팎의 로직 다이 옆에 HBM 스택 여러 개, 전원 무결성용 캐패시터, 테스트 구조, 여유 배선을 같이 얹어야 한다.
노광 장비의 한 필드가 커지지 않는 동안 패키지는 커진다. 그래서 2.5D 패키지는 리티클 한계를 우회하는 스티칭 공정을 쓰며, 이 공정이 AI 서버용 패키지 공급의 숨은 제약이 된다.
TSMC는 CoWoS-S가 최대 3.3배 리티클 또는 약 2700mm2 실리콘 인터포저를 수용한다고 공개했다. TSMC 연구 페이지에는 CoWoS-S5가 약 2500mm2, 3개 풀 리티클급 실리콘 인터포저로 1200mm2급 로직 칩릿과 8개 HBM 스택을 수용한다고 설명돼 있다.
삼성도 2.5D Cube-S에서 3.3배 실리콘 인터포저, 최대 8개 HBM 모듈을 갖는 2.5D 패키지가 양산 가능하다고 설명한다. 두 회사 모두 고객별 제품명, 수율, 원가를 공개하지 않기 때문에 공개 수치는 능력 상한으로 읽어야 한다.
스티칭이 중요한 이유는 간단하다. HBM 대역폭을 늘리려면 HBM 스택 수와 로직-메모리 배선 폭이 늘고, 그 결과 인터포저 면적이 증가한다.
하지만 면적 증가는 선형 비용이 아니다. 결함을 맞을 확률, 노광 횟수, 검사 시간, 웨이퍼 내 사용 가능 면적, 패키지 워페이지가 같이 움직인다.
무엇인가: 스티칭은 큰 판을 한 번에 찍는 기술이 아니다
리티클 스티칭은 거대한 인터포저 패턴을 한 번에 노광하는 기술이 아니다. 여러 노광 필드를 이어 붙여, 하나의 연속된 배선판처럼 동작하게 만드는 공정 통합이다.
핵심은 경계부다. 한 필드의 배선 끝과 다음 필드의 배선 시작이 전기적으로 이어져야 하고, 미세 배선 폭, 비아 위치, 더미 패턴, 전원망이 스티칭 경계에서 끊기지 않아야 한다.
실리콘 인터포저는 유기 기판보다 미세한 배선과 안정적인 치수를 제공한다. 공개 문헌은 실리콘 인터포저가 1um급 라인 앤 스페이스와 50um 이하 피치 다이를 다루는 데 유리하다고 설명한다.
그러나 스티칭된 인터포저는 일반 BEOL과 기판 공정의 중간에 있다. 웨이퍼 공정처럼 결함 밀도에 민감하지만, 패키지처럼 큰 면적과 열-기계 변형을 견뎌야 한다.
AI 패키지에서 배선은 단순히 HBM 데이터를 옮기는 통로가 아니다. 전원 리턴 경로, 클럭, 테스트 체인, 스페어 라인, ESD 구조가 모두 같은 평면을 차지한다.
스티칭 경계가 배선 금지 구역처럼 변하면, 인터포저 면적을 키워도 유효 배선 밀도는 덜 늘어난다. 그래서 설계자는 로직 다이 배치, HBM 위치, 전원망, 테스트 패드를 스티칭 그리드와 함께 최적화해야 한다.
여기서 EDA 문제가 생긴다. 패키지 레이아웃 툴은 칩 P&R처럼 자동화 수준이 높지 않고, 칩-패키지 동시 최적화는 고객 IP와 파운드리 규칙을 동시에 필요로 한다.
스티칭은 포토 공정의 트릭이지만, 실제 병목은 설계 규칙, 배선 혼잡, 검사, 조립 수율이 합쳐진 시스템 문제다.
왜 어려운가: 면적, 결함, 워페이지가 같은 방향으로 나빠진다
대형 인터포저의 첫 번째 난점은 결함 면적이다. 같은 결함 밀도라도 면적이 2배가 되면 양품 확률은 단순한 체감보다 빠르게 악화될 수 있다.
두 번째 난점은 노광 횟수다. 3개 리티클급 인터포저는 한 층을 찍을 때도 여러 필드를 맞춰야 하며, 금속층이 늘면 스티칭 정합의 누적 관리가 필요하다.
세 번째 난점은 워페이지다. 실리콘, 마이크로범프, 언더필, 유기 기판, 로직 다이, HBM 스택은 열팽창 계수가 다르다. 패키지가 커질수록 리플로우와 동작 온도에서 휨과 응력이 커진다.
네 번째 난점은 테스트다. 대형 인터포저는 개별 다이처럼 완성 후 한 번에 판단하기 어렵다. 인터포저 자체 결함, 칩온웨이퍼 조립 결함, HBM 스택 결함, 기판 결함을 단계별로 걸러야 한다.
세미컨덕터 엔지니어링은 3개 리티클 크기 인터포저 예시에서 각 층이 3번 노광될 수 있고, 스티칭 경계가 비용과 공정 복잡도를 높인다고 설명했다. 이는 수율 데이터가 아니라 비용 구조를 설명하는 공개 기술 해설이다.
대형 2.5D 패키지의 원가는 실리콘 면적보다 재작업 불가능한 조립 단계에서 폭발한다. 좋은 로직 다이와 좋은 HBM을 나쁜 인터포저 또는 나쁜 접합에 얹으면 전체 패키지가 불량이 된다.
그래서 고객은 단순히 최대 인터포저 크기를 보지 않는다. 양산에서는 알려진 양품 다이, 웨이퍼 레벨 검사, CoW 수율, 기판 공급, 열 솔루션, 리드타임이 같이 평가된다.
공개 자료만으로 회사별 실제 수율을 비교할 수는 없다. 대신 공개된 최대 크기와 공정 설명은 어디서 병목이 생기는지 보여준다.
누가 유리한가: 장비보다 생태계와 고객 설계 데이터가 갈린다
유리한 회사는 노광 장비를 많이 산 회사만이 아니다. 대형 인터포저에서 반복 고객 설계, 패키지 PDK, 열 모델, 테스트 플로우, 기판 파트너를 함께 축적한 회사가 유리하다.
TSMC의 강점은 CoWoS가 이미 대형 AI 가속기 생태계의 사실상 기준점이라는 점이다. CoWoS-S, CoWoS-L, CoWoS-R을 제품군으로 나누고, 크기와 배선 요구에 따라 선택지를 제공한다.
TSMC 공개 페이지는 CoWoS-S가 3.3배 리티클 또는 약 2700mm2까지, 그보다 큰 인터포저에는 CoWoS-L 또는 CoWoS-R을 권장한다고 설명한다. 이는 실리콘 인터포저만 계속 키우는 방식이 모든 경우의 답은 아니라는 신호다.
삼성의 강점은 메모리, 파운드리, 패키지를 한 그룹 안에서 묶을 수 있다는 점이다. 삼성 Foundry의 HPC/AI 페이지는 2.5D Cube-S가 CoW 기술, 3.3배 실리콘 인터포저, 최대 8개 HBM 모듈, 3000nF/mm2 이상 ISC 지원을 언급한다.
Intel은 EMIB와 Foveros 계열처럼 전체 실리콘 인터포저가 아닌 브리지와 3D 조합을 강조해 왔다. 이 글의 주제는 실리콘 인터포저 스티칭이므로 EMIB 자체는 비교 대상이 아니라 우회 경로로 봐야 한다.
OSAT와 기판 업체도 중요하다. 대형 패키지는 기판 크기, 빌드업 층, 전원 무결성, 소켓과 냉각 솔루션까지 이어지므로 파운드리 혼자 병목을 풀 수 없다.
승자는 최대 면적 발표가 아니라, 고객 보드에서 동작하는 양품 패키지를 분기마다 반복 출하하는 쪽이다. 스티칭은 발표 자료보다 수율 학습 곡선에서 차이가 난다.
한국 렌즈: 삼성은 통합, SK hynix는 HBM 협상력이 핵심이다
한국에서 이 주제는 삼성전자와 SK hynix에 다르게 작동한다. 삼성은 파운드리 고객에게 2.5D 패키지 선택지를 제공해야 하고, SK hynix는 HBM 공급자로서 고객 패키지 제약을 읽어야 한다.
삼성은 2.5D Cube-S와 I-Cube 계열을 통해 로직과 HBM을 실리콘 인터포저 위에 수평 배치하는 구성을 설명한다. 2021년 I-Cube4 발표에서는 4개 HBM과 1개 로직 다이를 실리콘 인터포저에 통합한다고 밝혔다.
현재 공개된 HPC/AI 페이지는 3.3배 실리콘 인터포저와 최대 8개 HBM 모듈 구성을 말한다. 삼성의 과제는 기술 보유보다 대형 AI 고객의 설계 리스크를 낮추는 패키지 PDK와 검증 레퍼런스다.
SK hynix에는 다른 압력이 있다. HBM 스택이 아무리 좋아도 고객 패키지의 스티칭 면적, 열 한계, 신호 경로가 병목이면 채택 속도가 제한된다.
HBM 공급자는 더 높은 적층, 더 빠른 I/O, 더 낮은 전력만 팔 수 없다. 고객의 인터포저 배선 폭, 마이크로범프 피치, 베이스 다이 PHY, 열 솔루션과 맞물린 데이터가 필요하다.
국내 팹리스와 디자인하우스에는 기회와 장벽이 동시에 있다. 칩렛 기반 AI ASIC을 설계하려면 RTL과 P&R뿐 아니라 인터포저 배선, 패키지 SI/PI, 열 해석, 테스트 구조를 초기 아키텍처 단계에서 반영해야 한다.
학교와 인력 측면에서는 패키징을 후공정 실습으로만 보는 접근이 부족하다. 앞으로는 회로, 물리설계, 패키지, 신뢰성, 보드 설계가 연결된 커리큘럼이 더 실용적이다.
한국의 경쟁력은 HBM 생산량 하나로 끝나지 않는다. AI 패키지 병목을 이해하는 설계 인력이 많아질수록 메모리와 파운드리의 협상력이 같이 올라간다.
앞으로 6-12개월: 봐야 할 신호는 면적보다 양산 문구다
첫 번째 관전 포인트는 8개 HBM을 넘어서는 대형 패키지의 양산 표현이다. 발표 자료의 가능성, 고객 샘플, 양산 출하는 서로 다른 단계다.
두 번째는 CoWoS-S에서 CoWoS-L, CoWoS-R 또는 브리지형 구조로 이동하는 설계가 늘어나는지다. 이는 실리콘 인터포저 스티칭만으로 면적과 원가를 해결하기 어렵다는 신호일 수 있다.
세 번째는 패키지 PDK와 EDA 플로우 공개다. 칩-패키지 동시 최적화가 고객 설계의 기본값이 되면, 스티칭 규칙은 후공정 문서가 아니라 아키텍처 입력값이 된다.
네 번째는 HBM4 세대의 베이스 다이와 패키지 선택이다. HBM 수, I/O 폭, 전력, 열 제약이 바뀌면 인터포저 배선과 스티칭 그리드도 다시 최적화해야 한다.
다섯 번째는 한국 내 첨단 패키징 투자와 고객 확보다. 장비 반입과 클린룸 완공보다 중요한 문구는 특정 대형 고객, 특정 HBM 개수, 특정 패키지 크기의 생산 검증이다.
가장 강한 신호는 새로운 용어가 아니라, 같은 패키지 구조를 반복 출하했다는 증거다. 대형 2.5D에서는 학습 곡선이 마케팅 곡선보다 느리다.
향후 보도에서 월 생산능력 같은 2차 추정치가 나오더라도, 공식 IR 또는 회사 자료로 확인되지 않으면 투자 판단의 핵심 숫자로 쓰기 어렵다.
원문 링크
- TSMC CoWoS Technology (2026-07-10 - CoWoS-S 3.3x reticle and approximately 2700mm2 public capability, CoWoS-L and CoWoS-R positioning)
- TSMC Research Interconnect Publication Summary (2026-07-10 - CoWoS-S5 approximately 2500mm2, three full reticle size, 1200mm2 logic chiplets, eight HBM stacks)
- Samsung Foundry HPC/AI Application Specific Service (2026-07-10 - Samsung 2.5D Cube-S 3.3x interposer, up to eight HBM modules, CoW and ISC claims)
- Samsung Advanced Heterogeneous Integration (2026-07-10 - 2.5D Cube-S architecture description using silicon interposer, HBM and logic horizontal placement)
- Samsung I-Cube4 Newsroom (2021-05-06 - I-Cube4 with four HBM and one logic die on silicon interposer)
- Semiconductor Engineering Reticle Stitching Article (2025-09-10 - Stitching cost mechanism, three-reticle exposure example, boundary complexity)
- SMTA Journal Silicon Interposer Article (2025-03-01 - Silicon interposer line and space, fine-pitch die context, TSV qualification vehicle background)
이미지와 원본 자료 후보
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