왜 지금 TSV를 다시 봐야 하나
HBM이 AI 가속기 BOM에서 차지하는 비중이 30–50%를 넘어선 지금, 12단·16단 적층 HBM의 양산이 표준이 되고 있다. 그 stack의 정중앙을 수직으로 관통하는 수천 개의 구리 기둥, TSV(Through-Silicon Via)는 HBM이라는 부품이 물리적으로 존재할 수 있는 조건이다.
최근 hybrid bonding이 TSV를 대체한다는 표현이 자주 등장하지만, 정확한 표현은 아니다. Hybrid bonding은 die와 die 사이의 접합 방식(마이크로범프 vs Cu-Cu)을 바꾸는 기술이고, TSV는 die 안을 수직으로 뚫는 비아 그 자체다. 두 기술은 같은 stack 위에서 공존하며, 적어도 HBM4 세대까지 TSV는 backbone으로 남는다. HBM4E·HBM5 세대에 진입하더라도 base die와 core die 양쪽에서 TSV는 그대로 필요하다.
이 글은 TSV가 어떤 기술이고, 왜 양산에서 까다로우며, 한국 메모리 산업이 왜 이 공정에서 구조적 우위를 가지는지를 정리한다.
TSV의 실체 — 비아, etch, fill
TSV는 실리콘 웨이퍼를 수직으로 관통하는 비아다. 직경은 일반적으로 5–10μm, 깊이는 50–100μm 수준이며, aspect ratio는 10:1을 가뿐히 넘긴다. 충진은 거의 예외 없이 Cu electroplating이다. 비아 측벽에는 oxide liner(SiO2), barrier(Ta/TaN), Cu seed layer가 차례로 깔리고, bottom-up 전기도금이 진행된다. 마지막에 CMP로 표면 Cu를 다시 깎아 평탄화한다.
TSV 공정 통합 방식은 보통 세 가지로 나뉜다.
- TSV-first: FEOL 이전 단계에 비아를 형성. 후속 공정의 thermal budget이 극도로 작아져 양산에서는 잘 쓰이지 않는다.
- TSV-middle: FEOL 종료 후, BEOL 시작 전 비아를 만든다. HBM이 채택한 표준이다. 트랜지스터는 이미 만들어졌고 배선층은 아직 깔리지 않은 상태에서 비아를 뚫는다.
- TSV-last: BEOL 완료 후 wafer thinning 다음 단계에 비아를 후가공한다. CIS·MEMS 영역에서 흔하다.
비아 형성은 Bosch etch(DRIE, Deep Reactive Ion Etch)가 사실상 표준이다. SF6/C4F8 가스를 교번 주입하며 측벽 보호와 수직 식각을 반복한다. 그 결과 측벽에 특유의 scallop이 남는데, 이 거칠기가 Cu fill 신뢰성에 직접 영향을 준다.
HBM에서 TSV 개수는 한 die당 보통 수천 개 수준이고, 신호·전원·그라운드 비아가 섞여 배치된다. die와 die의 연결은 마이크로범프(현재) 또는 Cu-Cu hybrid bonding(전환 중)으로 이뤄지지만, die 안을 관통하는 TSV 자체는 두 경우 모두 필수다.
왜 어려운가 — KOZ, thermal, yield의 5중 트레이드오프
TSV가 단순해 보이는 것에 비해 양산에서 다루기 까다로운 이유는 분명하다.
첫째, Keep-Out Zone(KOZ). Cu의 CTE(열팽창계수)는 Si보다 5배 이상 크다. 그래서 TSV 주변에는 stress 분포가 형성되고, 이 stress는 인근 트랜지스터의 carrier mobility를 변형시킨다. 결과적으로 TSV 주변 수 μm 범위에는 active 소자를 배치할 수 없다. 이 KOZ는 곧 die area penalty다.
둘째, thermal. HBM stack 안쪽 die는 위·아래 die가 발생시키는 열을 받는다. TSV는 Cu라서 어느 정도 열을 빼주지만, 그 열을 어디로 흘려보낼지의 path engineering이 까다롭다. SK hynix의 MR-MUF(Mass Reflow + Molded Underfill)와 Samsung의 NCF(Non-Conductive Film)가 갈리는 지점이 정확히 여기다. die 사이를 어떻게 채우느냐가 TSV를 통한 열 전달 효율과 직결된다.
셋째, yield. 12단 stack이면 한 HBM 안에 수만 개의 TSV가 들어간다. 그 중 단 하나라도 open/short이 발생하면 stack 전체가 폐기된다. 그래서 KGSD(Known Good Stacked Die) 개념이 도입됐고, 적층 전·후 단계마다 정밀한 test 흐름이 요구된다. 비아 하나의 저항이 spec을 벗어나는 결함은 wafer probe 수준에서 잡기 어려워 post-stack BIST 의존도가 크다.
넷째, wafer thinning. HBM core die는 50μm 이하로 박피된다. 이 두께에서 wafer는 거의 종이에 가깝다. carrier wafer에 임시 bonding한 채 grinding과 후속 공정을 진행하고, 마지막에 다시 떼어내야 한다. Disco의 backgrind 장비, EVG·SUSS의 temporary bonder가 이 단계의 핵심이다.
다섯째, signal integrity. TSV는 길고 가는 구리 기둥이라 자체 inductance와 인접 비아 간 coupling이 작지 않다. 신호 TSV 옆에 GND TSV를 의도적으로 배치하는 GSG·GSSG 패턴이 표준처럼 쓰인다.
누가 잘하고 있나 — MR-MUF vs NCF, 그리고 interposer-TSV
HBM TSV 공정에서 SK hynix와 Samsung은 서로 다른 통합 전략을 택했다.
SK hynix는 MR-MUF를 일찍 채택했다. 적층된 die들 사이를 한꺼번에 리플로우하면서 underfill 수지를 흘려 넣는 방식이다. thermal path가 짧고 stack 두께를 얇게 유지할 수 있어 12단 이상 적층에 유리하다는 평가가 보도 기반에서 우세하다. HBM3E 양산에서 SK hynix가 NVIDIA H100·H200용 물량을 선점한 이유 가운데 하나로 꼽힌다.
Samsung은 NCF를 오랫동안 주력으로 사용해 왔다. 미리 die 표면에 비전도성 필름을 부착하고 TC bonding으로 한 단씩 적층하는 방식이다. 마이크로범프 정렬 정밀도에 강점이 있는 반면, stack이 두꺼워지는 경향과 thermal 측면에서 MR-MUF에 비해 불리하다는 보도가 이어졌다. HBM4 세대에서는 hybrid bonding 또는 변형된 underfill 계열로의 전환이 공개적으로 논의되고 있다.
Micron은 후발주자였지만 HBM3E에서 모바일 D램 출신 엔지니어링 기반으로 자체 TSV·packaging 통합을 따라잡았다. 다만 양산 capa는 한국 두 회사 대비 한계가 있다.
TSV는 메모리에만 있는 것이 아니다. TSMC CoWoS는 silicon interposer에 TSV를 뚫어 HBM과 SoC를 연결한다. 이 interposer-TSV는 HBM 내부 TSV보다 사이즈가 크고 밀도는 낮지만 동일한 공정 family다. Intel Foveros의 base die에도 TSV가 있다. AMD MI300, NVIDIA Blackwell, Apple M-Ultra는 모두 어떤 형태로든 TSV 위에 올라가 있는 구조다.
Korea 시각 — capa는 압도적, 그러나 EDA와 fundamental은 외부
한국이 TSV에서 우위를 가지는 구조적 이유는 단순하다. HBM 시장의 사실상 양사 dominance가 곧 TSV 공정 capa의 압도적 비중을 의미한다. 한국 두 회사의 HBM TSV 라인은 다른 곳에서 단기간에 따라잡기 어렵다. 양산 학습곡선의 깊이가 그만큼 누적되어 있다.
장비 측면에서도 한국 vendor의 역할이 커졌다. 한미반도체의 TC bonder는 SK hynix의 MR-MUF와 결합되며 HBM stack 공정의 핵심 장비로 자리잡았다. 세메스의 CMP·track, 원익IPS·주성엔지니어링의 deposition, 디아이의 probe·test 등 후공정·중공정 영역에서 국산 비중이 늘었다.
다만 약점도 분명하다. TSV-aware EDA 툴 — stress simulation, electromigration, thermal co-simulation — 은 Cadence·Synopsys·Ansys 의존이 압도적이다. TSV 공정에 들어가는 photoresist·specialty chemistry는 일본·미국 화학사 비중이 크다. 그리고 무엇보다 TSV 공정 자체의 fundamental research — 새 etch chemistry, 새 fill technique, 새 stress relief 구조 — 는 IMEC, Intel, TSMC 쪽 비중이 여전히 크다.
Watch points — 6–12개월 내 milestone
향후 6–12개월 동안 지켜봐야 할 지점은 다음과 같다.
- HBM4 16단 양산에서 TSV count가 사실상 두 배 가까이 늘어난다. 이때 KGSD 수율을 안정화하는 시점이 첫 번째 milestone. 16단에서는 TSV-induced stress가 누적되며 KOZ 설계를 다시 키울 가능성이 있다.
- Hybrid bonding이 마이크로범프를 본격 대체하는 첫 양산 세대. HBM4E 후반 또는 HBM5로 보는 견해가 우세하지만, 어느 회사가 먼저 양산 launch하느냐가 critical.
- CoWoS-L에서 silicon interposer를 RDL interposer로 일부 대체하는 흐름. interposer-TSV 의존도가 줄어드는 방향이다.
- Intel Foveros Direct의 양산 확대 — Cu-Cu bonding pitch가 9μm 이하로 내려가는 사례를 어떤 yield로 가져가는지.
- 한국 두 회사가 TSV 공정 IP·장비를 어디까지 in-house화 하는가. Cu plating, bonder, BGI(Bond Gap Inspection) 영역에서 국산 비중이 변할 여지가 있다.
FAQ — 자주 받는 질문
Q. hybrid bonding이 도입되면 TSV는 사라지나?
사라지지 않는다. Hybrid bonding은 die와 die 사이의 접합(마이크로범프 vs Cu-Cu)을 바꾸는 기술이고, die 안을 관통하는 TSV 자체는 그대로 남는다. 다만 TSV 끝단 pad의 형상과 사이즈가 hybrid bonding pitch에 맞춰 재설계된다.
Q. TSV 직경을 더 줄이지 못하는 이유는?
aspect ratio 한계와 Cu fill 신뢰성 때문이다. 직경 3μm 이하로 가면 etch 측벽 보호와 Cu seam-free fill을 동시에 달성하기가 어려워진다. 일부 연구에서는 W(텅스텐) fill, Co fill로 직경 축소를 시도하지만 양산까지는 거리가 있다.
Q. TSV-middle이 표준이 된 이유?
FEOL의 thermal budget을 보호하면서 BEOL 배선 자유도를 유지할 수 있는 절충점이기 때문이다. TSV-first는 FEOL 전체에 제약을 가하고, TSV-last는 BEOL 위에서 작업하므로 손상 위험이 크다.