왜 지금 UCIe가 중요한가
2026년 현재 첨단 AI 가속기는 전부 다이 면적의 물리 한계를 정면으로 마주하고 있다. 현 세대 EUV 리소그래피가 한 번에 노광할 수 있는 최대 면적, 즉 reticle limit은 약 858mm² 부근이다. NVIDIA Blackwell, AMD MI300 시리즈, Google TPU, Amazon Trainium — 이름만 들어도 알 만한 칩들이 모두 이 한계에 도달했거나 두 개 이상의 다이를 한 패키지에 결합하는 형태로 만들어진다.
모놀리식 다이를 더 키우는 길이 막힌 순간, 칩 설계자들의 답은 하나로 수렴했다 — 칩렛(chiplet)이다. 거대한 SoC를 기능 단위로 쪼개고, 각 다이를 가장 적합한 공정에서 따로 만든 뒤, 패키지 안에서 다시 연결한다. 그러나 이 단순한 아이디어에는 큰 빈자리가 있었다. 다이와 다이를 연결하는 공용 표준이 없었다.
각 회사는 자기만의 die-to-die 인터페이스를 갖고 있다. AMD의 Infinity Fabric, Intel의 AIB·MDFIO 계열, NVIDIA의 NVLink-C2C, Apple의 UltraFusion. 이 사설 인터페이스들 위에서는 외부 칩렛 생태계가 만들어지지 않는다. A사 다이 옆에 B사 다이를 붙이려면 모두가 합의한 표준이 필요하다. 2022년 3월, Intel·TSMC·Samsung·ASE·AMD·ARM·Google Cloud·Meta·Microsoft·Qualcomm이 모여 발표한 것이 바로 UCIe(Universal Chiplet Interconnect Express)다.
UCIe가 정의하는 것 — 두 프로파일과 3계층
UCIe는 die-to-die 통신을 위한 개방형 표준이다. 이름이 PCIe를 떠올리게 하는 건 의도된 것으로, 실제로 PCIe와 CXL을 그대로 칩렛 경계 너머로 통과시킬 수 있도록 설계됐다. 다만 PCIe보다 훨씬 짧은 거리에서, 훨씬 더 많은 핀을 사용하는 통신이라는 점에서 PHY 레벨은 완전히 다르다.
UCIe 사양은 두 가지 패키지 프로파일을 정의한다.
- Standard Package: 유기 기판(organic substrate) 위에 칩렛을 올리는 형태. 통신 거리 최대 25mm, bump pitch 100-130μm 수준, 에너지 효율 목표 약 0.5 pJ/bit. 일반 BGA 패키지에 가까운 비용 구조로 칩렛을 구성할 수 있는 옵션이다.
- Advanced Package: 실리콘 인터포저, EMIB, CoWoS-L의 LSI 브리지 같은 미세 배선 위에 칩렛을 올리는 형태. 통신 거리 2mm 이내, bump pitch 25-55μm, 에너지 효율 목표 약 0.25 pJ/bit. 대역폭 밀도가 표준 대비 한 자릿수 차이로 높다.
스택은 세 계층으로 나뉜다. 물리 계층(PHY)은 전기 신호와 클로킹, sideband 채널을 정의한다. D2D Adapter는 링크 상태 관리, CRC, retry 등 신뢰성 메커니즘을 담당한다. 그 위에 프로토콜 계층이 올라가는데, 여기서 PCIe, CXL.io/cache/mem, 또는 raw streaming 모드를 선택할 수 있다. 이 구조 덕분에 UCIe 위에서 CXL 메모리 풀을 칩렛 사이로 거의 그대로 흘려보낼 수 있다.
데이터레이트는 4·8·12·16·24·32 GT/s 단계를 지원한다(UCIe 1.1 기준). 2024년 발표된 UCIe 2.0은 3D 적층 칩렛, 관리·디버그·보안 확장을 추가하면서 표준의 적용 범위를 본격적으로 3D 시대로 끌어올린 단계다.
표준이지만 어려운 이유 — interop·SI·전력·DFT
UCIe가 표준이라는 사실은 그것이 쉽다는 의미가 결코 아니다. 오히려 표준이기 때문에 더 어려워지는 영역이 여럿 있다.
첫째, 멀티벤더 상호운용성(interop)이다. 같은 회사 안에서 만든 두 다이를 붙이는 것과, A 파운드리에서 뽑은 컴퓨트 다이 옆에 B 파운드리에서 만든 IO 다이를 붙이는 것은 차원이 다른 문제다. 공정 산포, 전압·온도 코너, ESD 모델, bump 형상이 모두 다른 두 다이가 같은 PHY 사양 안에서 만나야 한다. 현재까지 공개된 UCIe 데모는 거의 같은 회사 안의 두 다이를 연결하는 형태가 다수였고, 완전한 의미의 멀티 파운드리 칩렛 interop은 여전히 검증 단계다.
둘째, 신호 무결성(SI)이다. Standard Package에서 25mm 유기 기판 위로 32 GT/s NRZ 신호를 보내는 것은 실리콘 인터포저보다 훨씬 어려운 채널 환경이다. 손실, crosstalk, return path 설계가 모두 빡빡해지고, equalization 강도와 그에 따르는 전력 페널티가 뒤따른다. 0.5 pJ/bit 목표를 지키면서 25mm 채널을 32 GT/s로 닫는 것은 PHY IP 회사들이 가장 까다롭게 다루는 부분이다.
셋째, 전력과 열이다. Advanced Package에서 25-55μm bump pitch면 다이당 수만 개 단위의 신호+전원 bump가 박힌다. 그만큼 IR drop 마진, EM 마진, 패키지 레벨 thermal 거동이 단일 다이보다 훨씬 복잡해진다. SI/PI/Thermal 사인오프가 칩렛 시대 들어 가장 비싼 엔지니어링 라인 중 하나가 된 이유다.
넷째, DFT와 테스트다. 패키지 안에 들어간 칩렛은 더 이상 wafer probe로 직접 두드릴 수 없다. KGD(Known Good Die) 확보, 패키지 후 진단, BIST·scan 패스가 모두 칩렛 경계를 넘어 동작해야 한다. UCIe는 이를 위해 sideband 채널과 management transport를 표준화하고 있지만, EDA 툴 지원과 DFT 방법론은 아직 정착 중이다.
누가 잘하고 있나 — 파운드리·IDM·IP 벤더
UCIe는 표준이지만, 표준을 가장 빨리 실리콘으로 옮기는 회사가 사실상의 우위를 가져간다. 현재 시점의 정렬은 대략 이렇다.
- Intel: UCIe 컨소시엄을 주도했고, Foveros·Foveros Direct·EMIB 위에 자체 UCIe IP를 보유한다. 최근 세대 클라이언트·서버 CPU에서 타일 분리 구조를 운영해본 D2D 실전 경험이 자산이다.
- TSMC: CoWoS-S/L과 SoIC, 그리고 3DFabric 플랫폼 전반에 걸쳐 UCIe를 정식 지원한다. NVIDIA·AMD·Broadcom·AWS 등 대형 고객이 사용하는 advanced package의 사실상 표준 위탁 생산자다.
- Samsung Foundry: I-Cube(2.5D), X-Cube(3D), 그리고 MDI(Multi-Die Integration)라는 이름의 통합 칩렛 솔루션 안에서 UCIe를 포지셔닝한다. SF2 계열 공정과 묶인 advanced package 로드맵이 핵심 카드다.
- IP 공급사: Synopsys와 Cadence가 UCIe PHY/Controller IP를 라이선스로 공급한다. Alphawave, Credo, eTopus 같은 D2D PHY 전문 IP 하우스도 빠르게 트랙을 잡고 있다.
한 가지 흥미로운 비대칭은 NVIDIA와 AMD의 입장이다. NVIDIA는 NVLink-C2C라는 자체 D2D 인터페이스를 Grace Hopper, Grace Blackwell에서 사용해왔다. AMD는 Infinity Fabric을 EPYC와 MI 시리즈에 적용한다. 두 회사 모두 UCIe 컨소시엄에 이름을 올렸지만, 보도 기반으로 볼 때 플래그십 제품의 핵심 D2D는 여전히 사설 표준이 주력이다. 표준이 표준답게 자리잡으려면 결국 이들이 외부 IP 칩렛(특히 광·메모리·IO)을 UCIe로 받기 시작해야 하는데, 그 변곡점이 언제 올지가 이번 사이클의 큰 관전 포인트다.
Korea 시각 — 패키징은 강하고, D2D PHY IP는 약하다
한국 입장에서 UCIe는 기회인 동시에 약점이 노출되는 영역이다.
강점부터 보자. 한국이 잘하는 것은 결국 패키징과 메모리다. Samsung Foundry는 I-Cube, X-Cube를 통해 advanced package 옵션을 갖췄고, SK하이닉스는 HBM 베이스 다이를 고객 맞춤으로 제공하는 구조를 본격화하면서 사실상 칩렛 게임에 메모리 쪽으로 들어와 있다. HBM 베이스 다이와 컴퓨트 다이 사이의 통신을 UCIe 또는 그에 준하는 표준으로 정렬할지 여부는 향후 메모리 패키징 정치학의 핵심 변수다.
약점은 D2D PHY/SerDes IP 생태계다. 고속 SerDes IP 시장은 오랫동안 미국·캐나다·영국·이스라엘이 사실상 점유해왔다. UCIe PHY는 SerDes IP 위에 얹히는 새로운 영역인데, 한국에서 이 단계의 IP를 자체 개발해 글로벌 파운드리에 공급하는 회사는 아직 두텁지 않다. 결과적으로 한국 팹리스가 칩렛 기반 SoC를 만들려면 해외 IP 라이선스 비용과 일정 의존도가 그대로 비용 구조에 들어온다.
두 번째 약점은 EDA·패키지 협력 설계 흐름이다. 칩렛은 더 이상 die 단독 시뮬레이션만으로 사인오프되지 않는다. 패키지 substrate, 인터포저, 칩렛 PHY가 동시에 모델링되어야 하고, SI/PI/Thermal이 한 흐름으로 묶여야 한다. 이런 통합 흐름은 미국 본사가 주도하는 EDA 회사의 reference flow가 가장 빠르게 정비되고, 한국 설계 조직은 이를 따라잡는 입장에 있다. 다만 SI/PI/Thermal 인력 자체는 HBM 시대를 거치며 한국에 가장 두텁게 형성된 자산 중 하나이기도 하다.
요약하면 한국은 칩렛 시대의 패키지·메모리·SI/PI 인력은 강하지만, D2D PHY IP와 멀티 다이 EDA 흐름에서는 추격자 위치다.
Watch points — 6-12개월 내 주시할 5가지
향후 6-12개월 동안 UCIe 동향에서 눈여겨볼 마일스톤은 다음과 같다.
- UCIe 2.0 양산 실리콘. 2024년 발표된 2.0 사양(3D 적층, 관리·보안 확장)을 실제 양산 SoC에 적용하는 첫 사례가 언제 등장하는지. Intel과 TSMC 쪽 발표를 가장 먼저 주시할 영역이다.
- 멀티 파운드리 칩렛 interop 데모. 같은 회사 안 두 다이가 아니라, A 파운드리에서 만든 칩렛과 B 파운드리에서 만든 칩렛이 하나의 advanced package 안에서 동작하는 공개 데모. 이게 자리 잡지 못하면 UCIe는 사내 표준에 머문다.
- Samsung MDI 양산 칩. 삼성 파운드리의 SF2 계열 공정 + MDI 조합으로 양산되는 외부 고객 칩이 등장하는 시점. 한국 패키징·파운드리 위상에 직접 영향을 준다.
- 광 칩렛(Optical Chiplet)과 UCIe 결합. CPO(Co-Packaged Optics)와 silicon photonics 칩렛이 UCIe Advanced 위에서 표준 인터페이스로 통합되는 흐름. 차세대 AI 클러스터 인터커넥트의 형태를 결정한다.
- NVIDIA·AMD의 외부 UCIe 칩렛 수용 여부. 두 회사가 자체 D2D 표준을 유지하면서도 외부 칩렛(특히 메모리·광·IO)을 UCIe로 받기 시작하는지. 이 결정이 칩렛 생태계의 진짜 임계점이다.
FAQ — 자주 헷갈리는 포인트
Q. UCIe와 PCIe는 무슨 차이인가요? PCIe는 보드 레벨 또는 케이블 레벨에서 시스템 간·카드 간 통신을 담당하고, UCIe는 패키지 안에서 다이와 다이 사이를 연결하는 표준입니다. UCIe 위에서 PCIe 프로토콜을 그대로 흘려보낼 수도 있어, 둘은 경쟁이 아니라 계층이 다른 표준입니다.
Q. UCIe Standard와 Advanced 중 어느 쪽을 써야 하나요? 비용이 우선이고 거리가 멀어야 한다면 Standard, 대역폭 밀도와 에너지 효율이 절대 우선이고 패키지 비용을 감당할 수 있다면 Advanced입니다. AI 가속기와 HBM 결합처럼 짧은 거리·고대역폭 통신은 사실상 Advanced 외에는 답이 없습니다.
Q. 칩렛 = UCIe인가요? 아닙니다. 칩렛은 설계 철학이고, UCIe는 그 안의 하나(중요한) 표준입니다. 여전히 많은 칩렛은 사설 D2D(NVLink-C2C, Infinity Fabric, UltraFusion 등)로 연결되며, UCIe는 외부 칩렛 생태계가 형성될 때 가장 큰 의미를 갖습니다.