Founder of VLSI Korea. Staff Engineer at Synopsys — STA and physical-design methodology for advanced-node tape-outs. EE BS·MS · MBA. Writes from Seoul.
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Verilog(.v)와 SystemVerilog(.sv)는 반도체 설계에서 가장 널리 사용되는 HDL(Hardware Description Language) 파일입니다. RTL 설계부터 gate-level netlist까지, 설계 flow 전반에서 사용됩니다. 이 글에서는 두 파일의 구조, 문법, 그리고 RTL-to-GDS flow에서의 역할을 정리합니다. 참고로! RTL 설계할 때 본인의 팀이 어떤 Verilog를 사용하는지 알아야합니다. 예를들어 IEEE1491-2001 Style을 사용하는지 이런것들입니다.
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VHDL과 EDIF는 Verilog만큼 자주 접하지는 않지만, 특정 분야와 legacy design에서 여전히 사용되는 중요한 format입니다. VHDL은 항공/군사 분야에서 선호되며, EDIF는 tool 간 netlist 교환에 사용됩니다. VHDL(.vhd)의 기본 구조 VHDL은 Ada 언어에서 파생된 강타입(strongly typed) HDL입니다. Entity(인터페이스)와 Architecture(구현)로 구성됩니다. -- simple_adder.vhd library
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SDC(Synopsys Design Constraints)는 timing constraint를 기술하는 업계 표준 파일입니다. Clock 정의, IO timing, design rule 등을 TCL 문법으로 작성하며, synthesis부터 STA sign-off까지 동일한 SDC를 사용합니다. SDC의 정확성이 설계 품질을 결정합니다. 아래 책을 추천드립니다. Constraining Designs for Synthesis and Timing Analysis: A Practical Guide to Synopsys Design Constraints (SDC)
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AOCV와 POCV 파일은 On-Chip Variation을 모델링하는 derate 정보를 담습니다. Flat OCV (set_timing_derate)의 과도한 pessimism을 줄이기 위해 사용되며, sign-off STA의 정확도를 높입니다. AOCV Table(.aocvm) 파일 예제 # example_aocv.aocvm version: 1.0 # Cell AOCV table # Format: depth-based derate object_type: cell rf_type: rise delay_type: cell
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Liberty(.lib)는 standard cell의 timing, power, area 정보를 담은 라이브러리 파일입니다. Synthesis tool이 cell을 선택하고, STA tool이 delay를 계산하는 데 사용합니다. .db는 .lib의 바이너리 컴파일 버전입니다. Liberty 파일의 구조 /* example_ss_0p75v_125c.lib */ library (example_ss_0p75v_125c) { /* Library-level attributes */ technology (cmos); delay_model : table_lookup; time_unit
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SDF(Standard Delay Format)는 gate-level netlist의 cell delay와 net delay를 기술하는 파일입니다. Gate-level simulation에서 timing을 반영하기 위해 사용되며, STA tool이 생성합니다. 자세한 문법은 IEEE1497 문서를 참고하세요. 1497-2001 - IEEE Standard for Standard Delay Format (SDF) for the Electronic Design ProcessIEC 61523-3: 2004 Dual-logo document. Replaces IEEE Std 1497-2001. The
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SPEF(Standard Parasitic Exchange Format)는 layout에서 추출한 기생 R(저항)과 C(용량) 값을 담는 표준 파일입니다. STA tool이 SPEF를 읽어 net delay를 계산하며, timing 분석의 정확도를 결정하는 핵심 입력입니다. 자세한 문법은 IEEE1481을 참고하세요. SPEF 파일의 구조 *SPEF "IEEE 1481-2009" *DESIGN "top_design" *DATE "
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LEF(Library Exchange Format)는 standard cell과 macro의 추상 정보, 그리고 공정의 metal layer 정보를 담는 파일입니다. P&R tool이 cell의 내부 layout을 몰라도 배치와 routing을 수행할 수 있도록, 필요한 정보만 추상화하여 제공합니다. LEF와 TECHLEF, Rule deck 파일을 보면, 실제 기하학적 미세 공정 수준을 파악 할 수 있습니다. 그냥
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DEF(Design Exchange Format)는 설계의 물리적 구현 결과를 담는 파일입니다. Cell의 좌표, net의 routing 경로, power grid, blockage 등 P&R의 전 과정을 기록합니다. P&R tool의 주요 입출력 format입니다. DEF는 PowerPlan DEF, SCAN DEF, Floorplan DEF 등 다양한 P&R 과정마다의 DEF들이 있습니다. DEF 파일의
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GDSII는 반도체 layout의 최종 출력 format으로, 모든 polygon을 layer별로 담고 있습니다. Foundry에 전달하는 tape-out 파일이며, mask 제작의 입력입니다. OASIS는 GDSII의 후속 format으로, 파일 크기를 크게 줄인 것이 특징입니다. GDSII의 구조 GDSII는 바이너리 format이므로 텍스트로 직접 읽을 수 없습니다!! 구조를 개념적으로 표현하면 다음과 같습니다: # GDSII 구조 (개념적 표현) HEADER: version 600
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Technology file(.tf), TLU+(.tluplus), QRC tech file(.qrctech)은 공정의 물리적 특성을 기술하는 파일들입니다. Metal layer의 두께, 저항, 유전율 등을 포함하며, P&R tool의 RC estimation과 extraction tool의 정확한 RC 계산에 사용됩니다. Technology File(.tf) 예제 # example.tf (Synopsys format) Technology { name = "example_7nm" dielectric = 3.
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UPF(Unified Power Format)와 CPF(Common Power Format)는 multi-voltage 설계의 power intent를 기술하는 파일입니다. Power domain, supply network, level shifter/isolation cell 삽입 규칙 등을 정의합니다. UPF는 IEEE 1801 표준이며, CPF는 Cadence의 format입니다. (주로 UPF가 쓰입니다.) 정확한 정의는 IEEE1801 가이드를 검색해서 보시면 됩니다. UPF 파일 예제 # top_design.