왜 지금인가: HBM 다음 병목은 팟 내부 이동이다
AI 서버의 성능 병목은 더 이상 단일 가속기 FLOPS 하나로 설명되지 않는다. HBM 용량과 대역폭이 올라가도, 수십에서 수백 개 가속기가 같은 학습 step 안에서 gradient, activation, KV cache, expert routing 결과를 주고받는 순간 팟 내부 이동 비용이 드러난다. UALink 200G가 중요한 이유는 여기 있다. 공개 자료 기준 UALink 1.0은 200G per lane 연결과 최대 1,024 accelerator scale-up pod를 목표로 한다. 이는 UALink Consortium specification page가 밝힌 범위다.
숫자만 보면 PCIe도 빠르다. PCI-SIG는 PCIe 6.0이 64.0 GT/s, x16에서 최대 256.0 GB/s bidirectional을 제공한다고 설명했고, PCIe 7.0은 128.0 GT/s로 PCIe 6.x의 2배라고 공개했다. 그러나 PCIe는 CPU 중심의 범용 peripheral fabric이라는 성격이 강하다. UALink의 포인트는 host-to-device가 아니라 accelerator-to-accelerator와 accelerator-to-switch의 scale-up domain을 공개 표준으로 만들겠다는 것이다. 즉 경쟁 축은 PCIe 대체가 아니라, NVLink류의 vertical stack과 공개 생태계 사이의 선택이다.
왜 2026년에 이 문제가 더 커졌는가. 첫째, HBM4와 HBM3E로 device local bandwidth는 올라가지만 model parallelism은 더 공격적으로 커진다. 둘째, rack scale AI 시스템은 thermal과 power 한계 때문에 단순히 GPU를 가까이 붙이는 방식만으로 확장하기 어렵다. 셋째, hyperscaler는 단일 벤더 interconnect에 잠기는 비용을 낮추려 한다. AMD, Broadcom, Cisco, Google, HPE, Intel, Meta, Microsoft가 2024년에 UALink promoter group 형성을 발표한 배경도 여기에 있다. 발표문은 공개 산업 표준으로 AI/ML cluster performance를 개선하겠다는 취지를 담고 있다.
무엇인가: UALink는 범용 I/O가 아니라 스케일업 도메인이다
UALink를 이해할 때 가장 흔한 오해는 PCIe의 더 빠른 버전으로 보는 것이다. 더 정확한 모델은 세 층이다. 첫째, CPU와 accelerator를 붙이는 host I/O domain이 있다. 여기에는 PCIe, CXL, proprietary host fabric이 들어간다. 둘째, accelerator package 안 또는 package 근처에서 die-to-die를 묶는 local fabric이 있다. 여기에는 UCIe, vendor internal fabric, interposer routing이 들어간다. 셋째, 같은 AI pod 안에서 accelerator와 switch를 묶는 scale-up fabric이 있다. UALink는 이 세 번째 층을 겨냥한다.
스케일업 패브릭이 필요한 이유는 collective communication 때문이다. 대규모 학습에서 all-reduce, all-gather, reduce-scatter, all-to-all은 계산보다 느려질 수 있다. 특히 mixture-of-experts나 pipeline parallelism이 섞이면 단순 bandwidth보다 tail latency와 congestion control이 중요해진다. UALink가 저지연과 고대역폭을 함께 강조하는 것은 이 때문이다. UALink webinar page도 accelerator와 switch 사이의 low-latency, high-bandwidth interconnect라고 설명한다.
아키텍처 관점에서 UALink의 가치는 개방형 switch domain이다. 가속기 벤더가 자체 링크를 설계하더라도, 스위치와 케이블, retimer, test 장비, protocol analyzer가 모두 독점이면 생태계 비용이 커진다. 반대로 공개 스펙이 자리를 잡으면 accelerator ASIC 업체, switch ASIC 업체, connector 업체, EDA 검증 업체가 같은 target을 놓고 제품을 만들 수 있다. 공개 표준의 경제성은 성능 최고점이 아니라 multi-vendor bring-up 비용을 낮추는 데 있다.
하지만 UALink가 곧바로 memory coherency fabric이라는 뜻은 아니다. AI pod 안의 data movement에는 ordering, reliability, retry, congestion, software runtime의 의미가 함께 붙는다. 이 중 어떤 보장을 하드웨어가 맡고 어떤 보장을 runtime이 맡는지가 실제 성능을 가른다. 같은 200G lane이라도, packet overhead, FEC, retry policy, switch buffering, topology mapping이 다르면 training throughput은 크게 달라진다.
왜 어려운가: 200G SerDes보다 시스템 검증이 더 비싸다
UALink 구현 난이도는 200G PHY 하나로 끝나지 않는다. 200G급 electrical link에서는 insertion loss, crosstalk, return loss, package escape routing, connector discontinuity가 모두 margin을 먹는다. PAM4 계열 신호는 2-bit per symbol 장점이 있지만 eye가 3개로 쪼개지고 SNR margin이 줄어든다. 그래서 FEC, equalization, retimer, channel model이 같이 따라온다. PCIe 6.0이 PAM4, FLIT, FEC, CRC를 함께 묶어 설명하는 것도 같은 물리적 이유다.
첫 번째 병목은 전력이다. AI 가속기 보드에서 SerDes pJ/bit가 조금만 올라가도 포트 수가 많은 스위치와 accelerator 쪽에서 수십 와트가 된다. 이 전력은 계산에 쓰이지 않고 link 유지에 쓰인다. 열적으로는 HBM stack, voltage regulator, optical 또는 copper cage, switch ASIC이 같은 airflow budget을 두고 경쟁한다. 따라서 link budget은 electrical budget인 동시에 cooling budget이다.
두 번째 병목은 토폴로지다. 8개 가속기 서버에서는 ring이나 full mesh가 단순해 보이지만, 수백 개 accelerator pod에서는 switch radix, oversubscription, cable reach, rack placement가 성능을 지배한다. all-to-all이 많은 workload와 tensor parallel all-reduce가 많은 workload는 최적 토폴로지가 다르다. UALink 스펙 호환만으로 workload mapping 문제가 자동 해결되지는 않는다.
세 번째 병목은 검증이다. 링크가 99.999% 정상이어도 수천 포트 규모에서는 rare error가 일반 사건이 된다. replay storm, FEC corrected error burst, switch buffer head-of-line blocking, hot-plug corner case, firmware downgrade, mixed vendor retimer 조합은 silicon validation에서 비용을 키운다. EDA 입장에서는 protocol VIP, emulation model, SerDes behavioral model, traffic generator, system-level error injection이 필요하다. 결국 UALink의 성공 여부는 스펙 문서가 아니라 interoperable test matrix의 밀도에 달려 있다.
누가 유리한가: 승자는 가속기 업체가 아니라 패브릭 스택 업체일 수 있다
UALink에서 유리한 위치는 네 부류로 나뉜다. 첫째는 hyperscaler다. Google, Meta, Microsoft, AWS 같은 대형 수요자는 accelerator procurement에서 interconnect lock-in을 낮추고 싶다. UALink promoter와 member list에 cloud와 platform 업체가 다수 보이는 이유다. 공개 표준이 충분히 성숙하면 hyperscaler는 GPU, custom ASIC, switch, cable vendor를 더 유연하게 조합할 수 있다.
둘째는 switch ASIC과 connectivity 업체다. Broadcom, Astera Labs, Cisco 같은 회사는 link training, retimer, switch silicon, telemetry, management plane에서 제품화 포인트를 찾을 수 있다. 200G급 scale-up switch는 단순 Ethernet switch와 다른 latency, ordering, traffic pattern을 요구한다. AI collective traffic은 incast와 burst가 많고, congestion이 생기면 전체 step time이 늘어난다. 따라서 buffer architecture와 scheduling이 차별화 지점이 된다.
셋째는 accelerator vendor다. AMD, Intel, custom ASIC 업체는 공개 UALink 지원을 통해 NVIDIA NVLink 생태계와 다른 판매 논리를 만들 수 있다. 다만 공개 표준 채택은 양날이다. 인터커넥트가 표준화될수록 accelerator 자체의 compute efficiency, HBM capacity, compiler stack, software runtime으로 경쟁이 이동한다. 링크만으로 moat를 만들기는 어렵다.
넷째는 EDA와 IP 업체다. Synopsys가 UALink board에 합류했다는 공개 소식은 상징적이다. 고속 I/O PHY, controller IP, verification IP, protocol checker, emulation model, signal integrity flow가 없으면 표준은 silicon으로 내려오지 못한다. UALink가 실사용 표준이 되려면 spec reader보다 bring-up engineer가 더 많이 필요하다. 시장의 병목은 문서 접근권이 아니라, 첫 silicon에서 error log를 줄이는 도구와 경험이다.
한국 렌즈: HBM 강점만으로는 스케일업 패브릭을 장악할 수 없다
한국 반도체 생태계에서 UALink의 의미는 HBM 수요 증가 이상의 문제다. 삼성전자와 SK hynix는 HBM, advanced package, memory test에서 핵심 공급자다. 그러나 UALink 같은 scale-up fabric은 메모리 칩을 잘 만드는 역량과 다른 축을 요구한다. 필요한 것은 200G급 SerDes IP, package-channel co-design, switch ASIC architecture, board SI, firmware, cluster runtime, protocol compliance lab이다.
삼성에게는 두 갈래 함의가 있다. 메모리 사업에서는 UALink 기반 accelerator pod가 늘수록 HBM attach 수요가 이어질 수 있다. Foundry와 advanced packaging 관점에서는 accelerator ASIC, switch ASIC, retimer chiplet을 수주할 수 있는 기회가 있다. 그러나 고객이 요구하는 것은 공정 node만이 아니라 known-good package, high-speed channel model, thermal simulation, compliance collateral이다. UALink 지원 silicon을 테이프아웃하는 고객은 foundry PDK와 package design kit이 SerDes channel까지 설명해 주기를 원한다.
SK hynix에는 HBM supplier를 넘어 system co-design partner로 올라갈 기회가 있다. HBM stack의 thermal headroom, PHY placement, interposer routing은 scale-up link와 같은 package thermal budget을 공유한다. HBM이 뜨거워지면 SerDes margin이 줄고, SerDes 전력이 높아지면 HBM refresh와 throttling 여지가 줄어든다. 따라서 HBM vendor가 package thermal model과 workload-aware power model을 더 잘 제공할수록 accelerator 업체와의 설계 초기 관여도가 높아진다.
한국 fabless와 대학에는 더 직접적인 과제가 있다. AI accelerator 연구가 MAC array와 SRAM tiling에서 끝나면 시장의 실제 병목을 놓친다. 앞으로 필요한 인력은 RTL 설계자뿐 아니라 high-speed serial link verification, UVM protocol VIP, SI/PI co-simulation, CXL/PCIe/UALink class firmware, collective communication library를 이해하는 엔지니어다. 취업 관점에서도 UALink는 특정 표준 이름보다 system validation skill의 중요성을 보여주는 신호다.
6-12개월 관전 포인트: 스펙보다 compliance가 먼저다
첫 번째 관전 포인트는 UALink 1.0 기반 silicon announcement의 구체성이다. 단순 지지 발언보다 port speed, port count, switch radix, retimer support, cable reach, power envelope가 공개되는지가 중요하다. 공개 스펙과 실제 제품 사이에는 channel assumption과 thermal envelope라는 간격이 있다.
두 번째는 compliance test와 plugfest다. 공개 표준은 multi-vendor interoperability가 없으면 마케팅 용어에 머문다. 어느 회사의 accelerator가 어느 switch와 연결되고, corrected error rate와 recovery time을 어떤 방식으로 측정하는지가 중요하다. 특히 firmware update와 mixed stepping 조합에서 link 안정성이 확인되어야 한다.
세 번째는 PCIe 7.0과의 경계 설정이다. PCI-SIG는 PCIe 7.0 specification version 1.0이 2025년 6월 11일 회원에게 공개됐고 128.0 GT/s라고 밝혔다. PCIe 7.0은 host I/O와 expansion ecosystem을 계속 맡을 가능성이 높다. UALink가 PCIe와 경쟁한다고 단순화하면 틀린 판단이 된다. 실제 설계는 PCIe/CXL host path와 UALink scale-up path가 공존하는 방향으로 갈 가능성이 크다.
네 번째는 소프트웨어 스택이다. AI framework, compiler, runtime, collective library가 topology를 알아야 UALink bandwidth가 학습 시간 단축으로 바뀐다. 링크가 빨라도 scheduler가 placement를 잘못 잡으면 idle bubble이 생긴다. 따라서 관전 지표는 raw bandwidth보다 real model step time이다.
다섯 번째는 한국 기업의 공개 생태계 참여다. 메모리와 패키징 공급자로 남을지, compliance lab, IP, verification, reference platform까지 들어갈지가 갈림길이다. UALink가 성공하면 가속기 시장의 가치 배분은 더 세분화된다. 한국이 가져갈 수 있는 몫도 HBM ASP만이 아니라 패키지, 테스트, IP, SI 서비스로 넓어질 수 있다.
오해 정리: 공개 표준은 무료 성능이 아니다
오해 1: UALink가 나오면 NVLink급 성능이 자동으로 commoditize된다. 공개 표준은 vendor lock-in을 낮출 수 있지만, latency, topology, software runtime, switch ASIC 품질은 여전히 제품별로 갈린다. 표준은 출발선이고, 성능은 구현과 검증에서 나온다.
오해 2: PCIe 7.0이 있으니 UALink는 필요 없다. PCIe 7.0은 128.0 GT/s와 x16 512 GB/s bidirectional 목표를 공개했고, 매우 중요한 범용 I/O 표준이다. 그러나 AI pod 내부의 accelerator-to-accelerator traffic은 host peripheral traffic과 다르다. 두 표준은 상당 부분 보완 관계로 보는 편이 안전하다.
오해 3: 한국은 HBM만 잘하면 된다. HBM은 AI accelerator의 핵심 부품이지만, 시스템 병목이 scale-up fabric으로 이동하면 고객은 메모리와 패키지를 따로 보지 않는다. HBM thermal model, package routing, high-speed channel, test coverage가 함께 평가된다. 한국 기업과 인력이 UALink류 표준을 알아야 하는 이유는 직접 UALink 칩을 만들기 위해서만이 아니다. 고객의 전체 시스템 제약을 이해해야 더 높은 부가가치 위치를 차지할 수 있기 때문이다.
오해 4: 200G라는 숫자가 곧 usable bandwidth다. raw lane marker와 application payload는 다르다. encoding, FEC, packet overhead, retry, congestion, topology imbalance가 실제 throughput을 깎는다. 그래서 스펙 표의 최고 숫자보다, 특정 model과 topology에서의 step time 감소율이 더 중요한 KPI다.
