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半導体エージングについて - BTI/HCI, Aging SPICE Simulation, Aging SPICE Simulation

Chase Na - Semiconductor Design Engineer

08 3월 2026 — 6 min read

半導体も年を取る

今日の半導体素子(Semiconductor devices)は、動作時間によって徐々に性能が劣化する、一種の"老化"現象を経験します。

MOSFET トランジスタも機械部品が長時間使用すると摩耗するように、MOSFETトランジスタも長時間動作すると電気的特性が変化して回路動作に影響を与えます。
このような現象を半導体エージング(Aging)と呼び、代表的な原因はBias Temperature Instability、BTIとHot Carrier Injection、HCIです。

Agingにより、時間が経つにつれて臨界電圧(Threshold voltageが高くなり、Drain currentは減少し、素子のスイッチング速度と信頼性が低下します.

最終的に回路性能が劣化し、寿命が短くなり、フィールドで予期せぬエラーを引き起こす可能性があります。

以前は、このような経年劣化を防ぐために、回路を過度に保守的に設計し、十分な余裕を持たせることが一般的でしたが、最新のプロセスの超微細トランジスタでは、もはや大きな余裕を持たせる余裕はありません。

https://semiengineering.com/aging-analysis-standard-solidifies-through-collaborative-effort/#:~:text=Increased%20reliability%20problems%20at%20the,potential%20failures%20in%20the%20field

특히 FinFET, GAA などの先進ノードでは Process Variationと Thermal 要因がさらに増加し、不必要な余裕マージンを減らし、正確な Aging 予測を通じて最適化を達成することが競争力の核心となりました。

これからBTIとHCIメカニズム、SPICEモデルでの実装、時間ベースのエイジングコーナーの活用、そして産業的重要性を順に見ていきましょう

1.半導体エージングメカニズムの概念整理：BTIとHCI

Bias Temperature Instability (BTI)とHot Carrier Injection (HCI)は、CMOSトランジスタのエージングの2つの代表的なメカニズムです。

https://m.blog.naver.com/gc_na/223392386850

半導体Agingの重要な二つの軸：BTI vs HCI

1) BTI (Bias Temperature Instability)

電圧がかかった状態で温度まで上がるとGate OxideとChannelの間にトラップ(Trap)発生 → Threshold Voltage(Vth)が増加する現象

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✔ どのような現象?

PMOSでゲートにNegative Voltageが印加されるとNBTI(Negative BTI)
NMOSでゲートにPositive Voltageが印加されるとPBTI(Positive BTI)

✔結果

Vth増加、Drive current減少

2) HCI (Hot Carrier Injection)

Transistor信号がSwitchingされると、高エネルギー電子(Hot carrier)がChannelから飛び出しGate Oxideに衝突→trapを生成するメカニズム。

✔ どのような状況で発生?

높은 Vds + 빠른 스위칭
특히 NMOS에서 심함
PMOS보다 NMOS HCI가 훨씬 critical

✔ 결과

Vth 증가, Drive current 감소

HCI와 BTI의 동작 과정

1.HCI: "Drain付近の非常に大きな電界"

NMOSを例にとると、

Vdsが大きく
Vgsも十分に高ければ
Drain付近に非常に強い電界が生じます.
この電界は、channelに沿って流れる電子に非常に大きなkinetic energy(=hot carrier)を付与します.
2.Hot carrierがoxide/interfaceを"物理的に損傷する。"
Hot carrierは2つのことをする:
(1)Si-SiO₂ interfaceで結合を壊してしまう → interface trap増加
電子がhigh-energy状態で酸化膜境界に衝突すると、interface bondが壊れてinterface trap densityが増加する。
(2)(2)酸化膜内部に電荷が集まる→oxide trap増加
一部のhot carrierはoxide側にinjectionされ、酸化膜内部にpositive/negative oxide chargeが生成されます。
HCIによるVthの変化(増加または減少)
Vthは次のように表現することができる:
電荷がトラップされる現象によるDelta V_thresholdは以下のようにモデル化。
ここでトラップの極性によって、V_thが増加または減少する。(おおむね、電子がホールよりトラッピングが多く発生するため、V_thは増加することが多い。)
⚡ BTI vs HCIの一目でわかる比較
BTI
HCI
원인
電圧+温度ストレス
빠른 switching + high Vds
impact
Vth increase → Delay increase
Channel/Gate trap → Drive current reduction → Delay increase
주로 발생
PMOS(NBTI), NMOS(PBTI)
NMOS
温度の影響
比較的小さい
供給電圧の影響
非常に大きい
。
。
簡単にまとめると、半導体が使用されるほど、物理的性質が変化する。代表的な現象がBTIとHCIである。
半導体ノードがPlanar→FinFET→GAAに進化するにつれて、デバイスサイズの縮小とゲート誘電体の薄膜化により、BTI/HCIによる劣化の影響を受けやすくなっています。
1) Gate Oxideが薄すぎる：原子数層レベルの誘電体
- 最新のノードのHigh-k/Metal Gateは数原子層レベルの厚さです.
- この時、トラップ一つが与える電荷の影響(Qtrap)の比例的影響が指数関数的に増加します。
- つまり、過去のノードでは「数百個のトラップのうちの一つ」だったものが
- 今は「数十個のうちの一つ」、あるいは「数個のうちの一つ」のように作用します
➡ 結果：ΔVth、ΔIdsat変化がデバイス単位ではるかに大きな偏差(variation)を引き起こす
2) 素子が小さくなって統計的Variationが爆発的に増加
デバイス面積が小さくなるほど、ランダム欠陥分布(Random Telegraph Noise, RTN / Trap Generation)の標準偏差が増加します。
- 同じStress条件でも同じプロセスの二つのトランジスタが全く異なるAgingの様相を見せる
- ➡ Aging Variation自体がTiming Variationの一部になる
- 3) 電圧スケーリング限界 + 高温 = BTI/HCI加速
- 高集積化によりチップ内部平均温度はむしろ増加しました。
- ➡ チップの温度ストレスは上がるので、Agingは当然より深刻になる
- 4) プロセス材料の変化が新しいAging問題を作る
- High-kとMetal Gateの導入は性能とGate Leakageには有益ですが、Agingの観点からは新しい問題を作りました。
  - SiON → NBTI悪化 (窒素導入効果)
  - High-k(HfO₂) → 深刻なPBTI発生
- ➡PBTI, NBTI問題の深刻化
- さあ、これを回路設計する時によく考慮しなければなりませんね？
- 今日、ファウンドリが提供するPDKにはすべてAging Modelが含まれています。
- TSMC Modeling Interface (TMI) - CustomCMI API (CMI) - MOS Reliability Aging API (MOSRA) - Efficient Subckt Macro Modeling, Open Modeling Interfaceなどベースの標準化
  - Foundryが提供するBTI/HCI物理式(ΔVth, μ degradationなど)をDLLの形で伝達
  - 回路設計者はSpectre、AFS、HSPICEなどどのシミュレータを使っても同じAgingモデルを呼び出すことができる
  - AgingによるΔVth、mobility減少などがSPICEパラメータに反映されているため、実際のI-V曲線変形をそのまま反映可能
- BTI：
  - Interface Trap vs Bulk Trapを分離してモデル化
  - Time exponent, Field-acceleration termを含む
  - AC stressの回復(Recovery)をduty-cycle補正で反映
  - Device size scaling(W/L dependence)を追加
    - 結果的にΔVth(t, Vgs, T, duty)に対する完全な時間-電圧-温度関数が作られる。
    - HCI:
      - Impact Ionization Current(I_sub)またはLucky Electronベースのモデルを使用します。
      - τ = A-(I_sub)^(-m)-exp(Ea/kT)
      - Time-dependent interface state generation → ΔVth上昇
      - モビリティ低下も一緒に考慮
        High-k導入後、PBTIの影響が爆発的に増加すると、モデルは単一関数では説明できなくなりました。
        As-grown + Generated（AG）BTIモデルなど様々なモデルが採用されています。
        Chip設計エンジニアは通常、"End of Life (EOL)"を基準にDerateを与えたり、そのDerateに合わせてCharacterizationされるLibraryを使用します。(SRAMのような場合、EOLに応じてLibrary特性化をする方で、Cellについてはderate処理するのが普遍的です。)
        最近はこのDerateを与える方法も精度が落ちるので、Aging aware STAのような方法論があります。 (私の専門分野です。)
        https://semiwiki.com/eda/synopsys/312706-using-sta-with-aging-analysis-for-robust-ic-designs/
        Aging モデルを SPICE に含めることで、設計者は次のことができます。
        TRANSISTORが実際に動作する電圧-温度-デューティサイクルに沿って
        strong>SPICEが時間軸（ストレス履歴）を積分します
        任意の時点（例：10年）で回路動作を再解析します：10年)で再び回路動作を解析します
        HSPICE MOSRAの"One-step Aging"機能などが代表的です
        FoundryがあらかじめエージングされたSPICEモデルカードを提供します
        (例: TT_125C_10Y)：TT_125C_10Y)
        設計者は
        ul>
        Freshモデル
        Agedモデル(5年、10年など)
        3つのバージョンで性能を検証する。
        なぜ重要なのか
        特にAutomotive/Server/AP分野は
        10~15年
        125℃以上
        24/7動作
        などのExtreme mission profileを要求します。
        ➡ Aging Corner検証は、HPC/フラッグシップAP/Automotiveでは必須要件となりました。
        微細工程になればなるほど、Agingは以下の理由で爆発的に重要になります。
        ゲートスタックの薄膜化による欠陥の影響力の増加
        素子サイズの減少によるStatistical Variationの増加
        Voltage Scaling限界 + Thermal Budgetの増加
        新しい材料(High-k)が新しいBTI/HCIの問題を引き起こす
        Automotive/HPC市場の長寿命要求の増加