先端プロセスでは、プロセス名称（例：7nm、5nm、3nm）が実際の物理的寸法と一致しない。 むしろチップメーカーはマーケティング目的で世代を区別し、これにより消費者に性能向上を強調してきた。
実際、最近のプロセスノード名は回路の特定の寸法を指しておらず、2010年代後半には単なる世代区分の名称となった。
つまり、「3nmプロセス」という名称はもはや3ナノメートルの構造を意味せず、「PPAレベルが3nmクラスである」と暗示するマーケティング名称である。
したがって、真に「より微細なプロセス」であるかを評価するには、従来のnm単位ではなく、幾何学的特性（フォントサイズ、ピンサイズなど）に基づく代替指標を活用すべきである。
最も重要なのはPPAだ。プロセスレベルが微細でなくとも、量産可能でPPAが良ければ、良いプロセスである。しかし本稿ではプロセス微細化レベルを把握する方法のみを扱う。PPAについては扱わない。
プロセスが微細であるとはどういう意味か？
本稿では、素子（FEOL、BEOL）のサイズ、素子の配置間隔。
すなわち、幾何学的微細度を微細プロセスの基準とした。
幾何学的 微細度の定義
プロセスの微細度は、結局のところ素子や配線の最小寸法(minimum dimension)に左右される。
これを Geometric resolution と呼ぶ。具体的な指標としては、Contacted Poly Pitch、Metal Pitch、fin pitch、sheet pitch、Via Pitch など様々な項目が用いられる。
- CPP は、あるトランジスタのゲートと次のゲートとの間隔を意味し、一般にトランジスタの Gate pitch とも呼ばれる。
- MMP は、最小の金属線幅と間隔の合計であり、通常、前段の金属（M0 または M1）のピッチと同じか、それよりわずかに大きい。
- FinFETやGAAFETでは、fin pitchやsheet pitchがチャネル幅を決定しますが、最新プロセス（例：TSMC 5nm）では、フィン間隔は約25nmレベルであることが知られています。
- Gate Pitch、Track Height: スタンダードセルの Height を決定する基準であり、CPP のほか、セルトラック数 (n-track cell) やセル高さ (cell height) なども代替指標となり得る。 例えば、5nmプロセスで6トラックセル、180nmのセル高さを言及するといった形である。
- その他の指標：高密度積層、マルチパターニングなどを反映するための有効ピッチの概念もある。例えば、マルチパターニングによってパターンが分割された場合、実質的なピッチは2倍として計算しなければならない。 レイアウトにおいて、同じネットワーク上のレイヤー間で拡張ルール（same-net spacing）が許容される場合も考慮すべきであり、ラインエンド形状による間隔の違い（line-end spacing）も例外処理すべきである。
David Schor
- TSMC 5nm プロセスでは、CPP（Poly pitch）は約 48nm、metal pitch は 30nm 程度と推定された。
- 一方、インテルの「7nm」プロセス（intel4 Process）では、CPP 50nm、フィン/金属ピッチ 30nm とされている。
David Schor
これらの指標を総合すると、プロセス間の実質的な微細度比較表を作成できる。
例えば、TSMC 3nm (N3) では CPP = 45nm と公表されており、他のノードと比較しても、トランジスタのゲートピッチやピンピッチにかなりの差があることがわかります。
Scotten Jones
‘nm’ 名称の歴史とマーケティング背景
初期にはプロセス名称がゲート長や金属ピッチなどプロセスの最小寸法と直接関連していた。例えば90nm時代にはゲート長約90nm、65nm時代には約65nmなどおおむね一致していた。
しかし2000年代半ばから、ノード名称はマーケティング用語へと変質し始めた。ベテラン半導体エンジニアらは「実際、1997年以降ノード名はチップ上のいかなる寸法も表していない」と指摘する。
つまり、22nm、 14nm、10nm、7nmなどが導入されるたびに、全ての素子や配線が均一に縮小されたわけではなく、当該プロセスの全体的な世代交代を意味する名称だけが継続されてきたのである。
実際、ある大手ファウンドリの7nmは競合他社の10nm集積度と同等の水準であった。 そしてその競合他社の10nmも、実際の幾何学的サイズは10nmよりも大きかった。
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このようにノード名が物理的な寸法とは無関係になったことで、「A社の3nmよりもA社の2nmの方が本当に微細なのか？ 単に第2世代の3nmではないのか？」という疑問が頻繁に提起された。そのため、特定のファウンドリが世界初の*nmプロセスを実施しても、実際の集積度とPPAが競合ファウンドリに劣るケースが頻繁に発生する。
各指標はプロセス技術文献や発表資料から間接的に推測できる。
PDKを入手した場合は、DRCルールやテクノロジーLEFファイルからこれらの寸法情報を抽出する必要がある。 Poloy min width と Poly min spacing があれば CPP を求めることができる。
データソースと信頼性の優先順位
- Design Rule Deck: DRCルールセットは、各レイヤーの最小スペース、最小幅を直接記述した最も基本的な資料である。
- 例えばルールファイルでポリの最小幅(150nm)と最小間隔値を確認できる。
- DRCルールはファウンドリが公式に提供する設計ルールであるため、実際のチップ製造許容仕様と一致する。したがってピッチ計算の第一の情報源となる。
- Magic Techfile / LEF (Technology File/Library Exchange Format): DRC以降はtechfileに明記された値が有用である。
- PDKの技術ファイルには「M1トラックピッチ = 0.36μm」などの数値が含まれており、これによりレイヤーごとのピッチを把握できる。
- LEFファイルのSITE定義にはセルグリッドと間隔が含まれており、1チップ領域内の金属パターンの繰り返し間隔を確認できる。 ただしLEF情報は基本セルライブラリの観点であるため、DRCほど詳細ではない。
- 一般的にDRCルールが「ルールブック」であるならば、techfileは「工程マニュアル」、LEFは「標準セル設計情報」と理解すればよい。
- 例外処理:
- マルチパターニングを導入したプロセスでは、ピン種類によって間隔が異なって適用される。
- つまり、ラインの末端には長い要素に対する例外要素が存在する場合があり、同じネットに属する二つのパターン間で間隔緩和が許容される場合もある。
実際のプロセス微細度比較のための手順は、以下のように要約できる：
- レイヤーマッピング(Layer Mapping): 対象プロセスで使用される主要レイヤー（ポリ、ピン、メタル1など）を特定する。DRCルールセットから
polyまたはfin関連のルールを探し、該当レイヤーの名称と物理的役割をマッピングする。 - Key Rule Identification: 上記で特定したレイヤーごとに「width」、「spacing」、 “pitch”などが含まれるルール名やコメントを検索する。例えばPolyレイヤー関連ルールは
poly.1a、poly.1bなどを、M1レイヤーはm1.1、m1.2などで探す。 また、FinFETプロセスであればfinやctrといった名前も併せて確認する。 - 寸法抽出: 見つかったルールから最小幅（min width）と最小間隔（min spacing）を抽出し、ピッチに換算する。 例えば、
minwidth = 0.15μm, minspace = 0.15μmの場合、CPP = 0.30μmとなる。この際、正規化を考慮し、マルチパターンの有無やsame-net緩和ルールを適用する。必要に応じて単位（μm→nm）変換も正確に行う必要がある。 - Compute & 表作成：各プロセスについてCPP、MMP、フィンピッチなどの主要指標を表にまとめる。比較対象プロセス（例：SkyWater 130nm、サムスン5LPE、TSMC N5、インテル4など）を列挙し、計算した値を並べて比較すれば、どのプロセスが実際に微細であるかがわかる。 例えば、SkyWater 130nm仮想ノードでCPP=300nm、M1ピッチ=360nmなどと計算した場合、これを他プロセスと比較表に追加すればよい。
こうした手順を通じて、標準化された比較表とともにチェックリスト/テンプレートを用意しておけば、設計者は各プロセスの物理的規模を体系的に評価できる。
例えば「プロセス別CPP、MMP、フィンピッチ整理表」を作成し、さらにDRCルールファイルから該当するルール名や数値を直接確認できる核心キーワードリストを作成しておくと、評価に有用です。
