1. 序論：Interconnect-Dominant Eraの到来
現代半導体工学の発展史は、絶え間ない素子スケーリングと集積度向上の歴史として定義できる。ムーアの法則が予測した通り、トランジスタの集積度は約18ヶ月から24ヶ月ごとに倍増し続けており、これは情報処理能力の飛躍的な向上をもたらした。
しかし、このような幾何学的スケーリングは回路設計者に新たな形態の挑戦をもたらした。その中で最も本質的かつ決定的な変化は、回路の性能を制約する主因がメモリとトランジスタ自体から、メモリとインターコネクトへと移行した事実である。 (Interconnectの発展速度が最も遅い。)
過去、µm単位のプロセス技術が主流だった時代、集積回路の動作速度は主にトランジスタのゲート遅延によって決定されていた。当時、メタルは素子を接続する理想的な導体程度と見なされており（相対的に遅延が小さいため）、Metalで発生する抵抗と容量成分は、全体の遅延時間に占める割合が無視できるほど微々たるものだった。
設計者はトランジスタの性能最適化に集中することで、チップ全体の性能を予測し改善することができた。
しかし、プロセス技術がDeep Sub-Micron (DSM)領域を過ぎnm時代に入ると、状況は急変した。トランジスタのチャネル長が短くなり駆動能力が向上するにつれ、ゲート遅延は継続的に減少した一方で、素子を接続するメタルの幅と間隔はナノメートルレベルまで狭まった。
メタルは厚さが厚いほど抵抗値が低くなる特性を持つ。プロセススケーリングが進むにつれ、メタルを薄くすることで抵抗はさらに大きくなり、メタル間の間隔が狭まることでノイズ問題も深刻化した。
これにより、金属の単位長さあたりのRC値は急激に増加し、結果として信号が金属を通過するのに要する時間である相互接続遅延が回路全体の性能ボトルネックとして作用する「相互接続支配時代」が到来したのである。
2. ナノスケール寄生コンポーネントの物理的考察
寄生抽出（PEX）技術を理解するには、ナノスケールの相互接続と誘電体の間に発生する現象の理解が先行しなければならない。
巨視的な世界におけるオームの法則や並列-plate Capacitorモデルは、量子効果と微細構造効果が支配する領域では深刻な誤差を引き起こすためである。
2.1 抵抗： 物理的限界とスケーリング効果
Interconnectの抵抗は、薄く長いほど大きくなります。そして物質の特性が重要です。
物質の特性への影響を軽減するため、業界は アルミニウム (Al) から、より低い 抵抗率 を持つ 銅 (Cu) ルートへと移行しました。 Cuは優れた導電性とElectromigration (EM)耐性で標準となりましたが、Wire widthが数十ナノメートルに縮小するにつれ、'Size Effect'という物理的障壁に直面しました。
(参考までに、銅よりも銀の方が導電性は優れています。非常に高価なだけです。）
- Electron Scattering Mechanism: 常温におけるCu電子のMean Free Pathは約39～40nmです。金属幅がこの数値に接近または小さくなると、電子が移動中に表面やGrain Boundaryに衝突する頻度が急増します。
- 支配的要因: Boltzmann Transport Equationに基づく分析結果、最も支配的な抵抗増加要因はGrain Boundary Scatteringです。
- 金属の微細化は、Cu 結晶粒径を制限することで境界密度を高めるためです。これに続いて、表面粗さ散乱が抵抗上昇曲線を加速させます。
- バリア金属およびライナー：Cu 原子の拡散を防ぐため、タンタル (Ta)やタンタル窒化物（TaN）などの高抵抗材料で金属を覆う必要があります。
- 金属幅が減少してもバリア厚さはある程度維持される必要があるため、結果としてCu体積分率が急減し、有効抵抗が爆発的に増加します。
- Skin Effect: GHz 帯域の高周波動作時に電流が導体の表面に集中する現象です。 これにより有効断面積が減少して AC Resistance が増加し、単純な DC Resistance モデリングだけでは Signal Integrity (SI) を正確に予測できなくなります。
そして下の図のように、LayerごとにMetalの厚さが異なります。
一番下がMetal 1（1層）で、一番上がM5（5層）ですが、5層が最も太いです。（抵抗が小さいです。）
2.2 容量：多次元的な複雑性
かつては、金属幅が広く、プレート容量 (Area Capacitance)が支配的でしたが、現在ではMetalのAspect Ratioが1.0を上回り、支配的な成分がSidewall Capacitance (Coupling Capacitance)へと移行しました。
2.3 インダクタンス：高速モデリングの必要性
従来のRCモデルだけで十分だった周波数帯域とは異なり、Clock FrequencyがGHzに達し、Rise Timeが数十ps単位と短くなるにつれ、On-chip Inductanceのモデリングも必要になってきています。
3. 寄生成分抽出の方法論
寄生成分を抽出するエンジンは、精度と速度という相反する目標の間でさまざまなスペクトルを持つ。 大きくは、ルールベース方式とフィールドソルバー方式に大別される。
3.1 ルールベース抽出：速度と容量の最適化
ルールベース抽出は、膨大なフルチップを合理的な時間内に処理するために考案された方式である。この方式は、複雑なマクスウェル方程式を直接解く代わりに、事前に計算されたパターンライブラリと経験則（Empirical Formula）を使用する。
ファウンドリは事前に様々なメタル構造（幅、間隔、密度など）について精密なシミュレーションを実施し、その結果をキャプションテーブルやルックアップテーブル形式でファブレスに提供する。
PEXツールはレイアウトをスキャンしながらパターンを認識し、該当パターンに適合する寄生成分の値をテーブルから補間（Interpolation）や外挿（Extrapolation）を用いて計算する。この方式は2.5D抽出とも呼ばれ、主に垂直成分と水平成分を分離して計算した後、それらを合算する方式を用いる。
- 長所:処理速度が非常に速く、数千万ゲート規模のSoC全体を1日以内に抽出できる容量を持つ。
- 短所: FinFETのMOL構造や複雑なビアアレイなど、標準化されていない3次元構造に対しては精度が低下する可能性がある。一般的にフィールドソルバーに比べて大きな誤差を許容する。
- 代表ツール: Siemens Calibre xRC、 Synopsys StarRC、Cadence Quantus
- メカニズム: 3次元空間を微細なメッシュに分割した後、各点におけるポテンシャルと電界を計算し、電荷 (Q)を導出します。最終的にQ= CVの関係式を通じてCapacitanceを精密に算出します。
- 長所: 複雑なGeometryに対しても'Golden Reference'レベルの精度を提供します。
- Cons: Computation Costが非常に高く、Runtimeが遅い。したがって、Full-chip ExtractionにField Solverを全面的に適用することは、時間とコンピューティングを非常に多く必要とする作業である。
- 選択的適用:
- BEOL (Back-End-of-Line): 一般的なMetalセグメントの大部分には高速ルールベースエンジンを適用し、全体のTATを短縮します。
- MOL (Middle-of-Line): FinFET 構造が複雑で、寄生成分が支配的な MOL 領域、Via Density が高い領域、あるいは設計者が指定した Critical Nets については、自動的に 3D Field Solver Engine を呼び出します。
- 決定論的 vs. 統計的: 特にPOCVライブラリと連携する最新のSignoff flowでは、Hybrid extractionによって抽出された精密なNet-to-net coupling情報が、SI-aware STAの信頼性を決定づける重要な入力値となります。
- Header: SPEFバージョン、デザイン名、生成ツール情報、そしてR、C、L、Tなどの単位を定義する。 単位定義は、後続のツールが値を正しく解釈するために非常に重要である。
- Name Map: ファイルサイズを削減するため、長いネット名やインスタンス名を短い整数インデックス（例:
*1,*2）にマッピングする。これは解析速度の向上に寄与する。 - 寄生成分の定義 (D_NET vs R_NET):
- R_NET (Reduced Net): ドライバピンから見た負荷を簡略化されたπモデル（C-R-C）などで表現する。論理シミュレーションや大まかなタイミングチェックに使用され、ファイルサイズが小さい。
- Cbest (Cmin): Metal間のCapが最小となる条件である。
- 誘電体の厚さが最も厚く、Metalの幅が最も狭く、Metal間隔が最も広い場合である。 容量が小さいと信号伝達速度が速くなるため、信号が速すぎて到着し、データを上書きするエラーであるホールドタイムを検証するために主に使用される。
- Cworst (Cmax): 金属間の容量が最大となる条件である。誘電体厚さが最小、金属幅が最大、間隔が最小の場合である。 最小抵抗状態であり、シグナル遅延が増加するため、セットアップタイムの検証に使用される。
- RCbest / RCworst: 抵抗(R)と容量(C)の積であるRC時定数を基準に定義される。微細プロセスの長いメタル(Long Interconnect)では抵抗成分が遅延時間に多大な影響を与える。
- したがって単純にCが大きい場合よりも、RとCが共に適度に大きくRC積が最大となる
RCworst条件がセットアップタイム解析において最も悲観的な(Pessimistic)状況となり得る。逆にRCbestはホールドタイム解析の最悪条件となる。 - しかし実際のファウンドリのRC値を見ると、上記グラフと完全に一致しない。そのためスタティックタイミング解析時の最終サインオフでは、全てのコーナーでの検証が必要である。
- したがって単純にCが大きい場合よりも、RとCが共に適度に大きくRC積が最大となる
外挿を用いて計算する。この方式は2.5D抽出とも呼ばれ、垂直および水平成分を分離して計算した後、合算する方式を主に使用する。
3.2 フィールドソルバー抽出
フィールドソルバーは、Maxwell’s Equationsを数値解析手法で物理現象を直接シミュレーションし、寄生部品を算出します。ルックアップテーブル計算を行うルールベース抽出よりも、フィールドソルバーの計算はより複雑で正確であることを意味します。主に有限要素法（FEM）、境界要素法（BEM）、またはRandom Walkアルゴリズムがコアエンジンとして使用されます。SynopsysのStarRCはルールベースであり、QuickCapはフィールドソルバーです。
3.3 ハイブリッド抽出戦略： スループットと精度のバランス
現代の抽出ツールは、ルールベース（テーブルベース）方式とフィールドソルバー方式の長所を組み合わせたハイブリッドアーキテクチャを採用しています。これは、先進ノードで要求される精度と大規模設計のThroughputを同時に満たすための戦略です。
3.4 データ削減技術：TICER アルゴリズム
抽出された RLC ネットワークは、数百万、数千万ものノードを持つ場合があり、これをそのままシミュレーションツールに入力すると、解析時間が飛躍的に増加します。 したがって、精度を損なわない範囲で回路網を単純化する削減（Reduction）技術が不可欠である。
最も広く使用されている手法の一つであるTICER(Time Constant Equilibration Reduction)アルゴリズムは、RC時定数を基準にノードを統合または除去する。所定の周波数範囲内で回路の応答特性を維持しつつ、重要でないノードを除去することで、シミュレーション速度を向上させ、データサイズを削減する。これは特に多数の寄生素子が発生する電力系統解析やクロックツリー解析において重要な役割を果たす。
4. 産業標準フォーマット SPEFの構造と活用
寄生成分抽出の結果物は、EDAツールエコシステム内で円滑に共有されなければならない。このため、IEEE 1481標準として制定されたSPEF（Standard Parasitic Exchange Format）が事実上の産業標準として使用されている。SPEFはASCIIテキストベースで、 ネットリストの構造と寄生成分の値を階層的に記述する。ただし、アナログやMixed回路を設計する方はSPEFよりSPFをよく使用し（人が直接修正しやすい）、Synopsysの最新設計方法論を使用する方はGPDをよく使用するだろう。SPEF、DSPF、SPICE、SPFなどフォーマットは多いが、SPEFのみがIEEE標準である。汎用性が最も高く、ほとんどのツールがSPEFで検証される。（そのためDSPFやSPFなどを使用していると…ツールのバグがひそかに見える。EDA企業も「SPEFが標準なので、SPEFを使ってください。 その他のフォーマットは限定的にサポートします」と回答することが多い。）
4.1 SPEFファイルの詳細構造
SPEFファイルは、大きくHeader、Name Map、Ports、そしてParasitic Descriptionセクションに分かれる。D_NET (分散ネット): メタルの物理構造を詳細なRCツリーまたはメッシュ形態で表現する。 メタルの各セグメントごとに抵抗とコンデンサが定義され、最も正確な遅延時間計算を可能にする。コードスニペット
*D_NET *1 0.5 // Net ID *1、総容量 0.5pF *CONN *I *2:Y I // *2 インスタンスの Y ピン (入力)
*I *3:A O // *3インスタンスのAピン（出力）*CAP 1 *2:Y *4:GND 0.2 // ピンとグランド間のキャパシタ 2 *3:A *4:GND 0.3 *RES 1 *2:Y *3:A 5.0 // ピン間の抵抗 5.0Ω *END
5.コーナー分析
半導体製造プロセスは微細な変動性を内包しており、チップが動作する電圧と温度環境も可変的である。したがって単一条件での抽出だけではチップの信頼性を保証できない。これを解決するため、様々なプロセスと動作環境を組み合わせた「コーナー分析」が実施される。
5.1 寄生コーナーの定義と適用
寄生コーナーは、メタルの物理的特性（幅、厚さ）と誘電体の特性（誘電率、厚さ）の変動範囲を組み合わせて定義される。
5.2 同時マルチコーナー抽出の革新
従来は各コーナー別（例：Typical、Cbest、Cworst、RCbest、RCworst）に個別の抽出作業を実行する必要があった。これは膨大なディスク容量と長い処理時間を要する非効率的な方式であった。 最新の抽出ツールは、一度の処理プロセスで必要な全てのコーナーの寄生成分を同時に計算する「マルチコーナー抽出」機能を提供する。これらはコーナーが非常に多い3D IC、HBM設計に大きな助けとなる。
結論: 寄生成分抽出の将来展望
Parasitic Extractionは、もはや単なる検証の補助手段を超え、先端半導体チップの性能と歩留まりを決定づける核心設計プロセスとして定着した。 3nmおよびそれ以降のオングストローム時代に向けて、寄生成分抽出技術は以下の方向へと進化すると予想される。
第一に、素子とメタルの境界崩壊に伴う統合モデリングである。FinFETを超え、GAA(Gate-All-Around)やCFET(Complementary FET)といった次世代素子構造では、トランジスタ内部の寄生成分と外部メタル寄生成分の相互作用がさらに強まる。 これにより、デバイスモデリング（SPICEモデル）とPEXの間にあった明確な境界が崩れ、両領域を包括する統合的な抽出方法論が求められるようになるだろう。第二に、統計的寄生抽出（Statistical Parasitic Extraction）の普及である。 プロセスマージンがゼロに収束するにつれ、単に最悪/最良ケースを仮定するコーナーモデリングだけでは、過剰な設計マージン（Over-design）を招いたり、歩留まり損失を防ぐことが困難である。プロセス変動性を確率分布で扱う統計的抽出技術がさらに精巧化され、標準化されるだろう。第三に、 AI/ML技術の融合である。膨大な計算コストを要する3Dフィールドソルバーの精度を維持しつつ速度を飛躍的に高めるため、機械学習モデルを活用して複雑なパターンの寄生成分を予測する研究が活発に進められている。 これは次世代EDAツールのゲームチェンジャーとなる潜在力を有している。結論として、物理的限界を克服しムーアの法則を持続するためには、材料とプロセスの革新だけでなく、目に見えない寄生成分を正確に特定・制御できる抽出技術の革新が不可欠である。
