1. 序論: デジタル集積回路設計における時間的整合性
現代の半導体設計、特に数十億個のトランジスタが集積されるASIC（特定用途向け集積回路）設計フローにおいて、RTL（レジスタ転送レベル）コードが実際のシリコン（GDSII）に実装されるためには、機能的正確性（Functional Correctness）だけでなく、物理的特性であるタイミング、電力、ノイズの制約条件が必須的に保証されなければなりません。
入力ベクトルを印加して回路の動作を確認する動的シミュレーションとは異なり、静的タイミング解析は回路の全経路を数学的・統計的に分析し、指定されたクロック周波数内で電気信号が正しく伝達されるかを検証する手法です。
これは、シミュレーション時間が回路のサイズに比例して指数関数的に増加するという動的検証の限界を克服し、Sign-off 段階で全てのタイミングコーナーを効率的に検証できる唯一の方法論です。
STA で検証するのはタイミングパスです。
タイミングパスの4要素。
- -入力ポートから -シーケンシャル要素のデータ入力へ
- -シーケンシャル要素のクロックピンから -シーケンシャル要素のデータ入力へ
- - シーケンシャル要素のクロックピンから - 出力ポートへ
- - 入力ポートから - 出力ポートへ
STAは論理構造を分析しません。上記の4要素で接続された全ての要素を検証します。
STAは入力ピンの信号をLow to High、 High to Lowにスイッチングしながら、それぞれのケースでどのようなタイミング値が出るかを分析する方法です。
基本的なSTAとライブラリ特性評価には、シングル入力スイッチング（SIS）手法が用いられます。これは一度のSTAで一つの信号のみをスイッチングする方式です。
最近では、マルチ入力スイッチング（MIS）手法も多くの研究対象となっています。 なぜなら、MISは実際に発生する現象であり、MISが発生すると出力負荷の充電がより速く行われるからです。
1.1 STAがDynamic Simulationよりも「単純」な理由
Dynamic Simulationは、すべての入力ベクトルについてトランジスタの電圧変化を一つひとつ計算しなければなりませんが、STAは論理構造を見ず、構造的な静的アプローチです。
- ベクトルレス： 最大の利点です。 回路の動作シナリオを考案する必要がなく、全パスのワーストとベストのタイミングのみを計算すればよいのです。
- 入力ピンにある値を全てスイッチングしながらワースト値を保存する方式です。
- Graph-based Analysis: ネットリストを有向非循環グラフ(DAG)に変換し、各ノード(ゲート)とエッジ(Net)の遅延を足すだけで完了します。複雑なSPICE微分方程式を解くのではなく、ライブラリベースの四則演算問題に置き換わるのです。
- カバレッジ100%: シミュレーションは我々が設定したベクトル範囲内でのみ検証されますが、 STAは構造的に存在する全ての経路を一気に網羅します。
1.2 STAがなぜ現実よりも「悲観的」な結果を出すのか？
「実際のシリコンでは動作しないベクトル」という部分が存在します。設計者はこれを'Pessimism'と呼びます。
- False Path: 論理的には絶対に信号が流れることのできない経路であるにもかかわらず、STAはこれを認識せず、タイミングを計算します。 実際には発生しない、あるいは検証の必要がない部分であるにもかかわらず、STA は分析します。
例えば、下の図で D4/D のブール値を計算すると、
D4/D = (D1/Q & D2/Q) | (D2/Q)
これは、D1/Qがどのような値であっても、D2/Qの値によってD4/Dの論理値が変動することを意味します。
- -through D1/D -to D4/Dは実際には検証不要なタイミングパスです。しかしSTAは、このようなタイミングパスも有効なパスとして認識します。
- Worst-case Corner Assumption: STAはPVTコーナーが最も最悪な状況を仮定します。「全てのデバイスがセットアップ時間分析を行う際には、ランチャパスは遅く、キャプチャパスは速く動作する」といった極端な状況を想定します。
GateはLibrary (Liberty)に含まれており、Interconnect情報はParasitics (SPEF, SPF, DSPF, ...)ファイルに含まれています。
2.1 セル遅延モデルの進化：NLDMからCCS/ECSMへ
セルライブラリは、ゲートの特性を抽象化して格納したデータベースです。プロセスの微細化に伴い、このモデリング手法は飛躍的に発展してきました。
最も正確なのは現実世界のウェーハ上にある実際のシリコンそのものであり、次に正確なのはこの特性をモデル化したSPICEです。 (SPICEは微分代数方程式系であるため、膨大な計算量が必要です。)
そのため、インスタンスが非常に多い設計では、事前に物性情報のみを特性化してライブラリに保存し、P&R、Synthesis、STA などでテーブル巡回と補間のみを行う方式で使用します。
SPICEをライブラリ形態で特性評価した後、 PrimeTime 対 SPICE の精度評価（認証）を行うプロセスが、各プロセス評価チームが担当する業務です。
NLDM、 非線形遅延モデル
90nm以上の旧型プロセスで主に使用されたNLDM（Non-Linear Delay Model）は、セルの遅延と出力信号の出力スルーを、入力スルーと出力負荷容量の二次関数として定義したルックアップテーブル（Look-Up Table, LUT)形式を取ります。
NLDMは電圧源テブナン等価回路ベースのモデルであり、複雑なSPICE計算を直接行わず、LUTループと補間手法を用いる。そのため、シンプルで高速という利点がある。
しかし、65nm以下の微細プロセスに移行するにつれ、この方式のみに固執すると、PrimeTime - SPICE評価結果において 非常に悪いエラー率が発生することを認識しました。
エンジニアらは、メタルの抵抗性相互接続成分が増加し、トランジスタのミラー効果が顕著になることで、出力波形が単純なランプ形状ではなく非線形テールを持つようになったことを確認し、既存のNLDMに非線形テール情報を追加する必要があることを理解しました。
電流ソースモデル (CCS および ECSM)
こうした限界を克服するために登場したのが、電流ベースのモデルです。
- CCS (Composite Current Source): Synopsys が主導したモデルで、ドライバを時間とともに変化する非線形電流源としてモデル化します。特にレシーバモデルでは、ミラー効果を正確に反映するために、入力容量をスイッチング前 (C1) とスイッチング後 (C2) に分けて詳細にモデル化します。 これにより高インピーダンスネット(High-Z nets)における精度が飛躍的に向上します。(C1CNモデルと呼ばれます。)
- ECSM (Effective Current Source Model): Cadenceが主導したモデルで、出力電圧波形を基に有効電流源を逆算してモデリングする方式です。
CCSモデルにはCCS、CCST、 CCSN、...など様々なモデルが存在します。NLDMでCCSモデルが生まれたように、従来の手法では新プロセスの特性を模倣できず、BSIMモデルのように多様なバージョンが継続的に研究されています。
2.2 パラサイト抽出と配線遅延
P&Rが完了すると、金属配線はもはや理想的な導体ではなく、複雑な抵抗と容量のネットワークとなります。PEX(Parasitic Extraction)ツールは、レイアウトの幾何学的形状からR、 L、C値を抽出し、SPEF(Standard Parasitic Exchange Format)ファイルとして保存します。
3. タイミング検証の数学的原理とルール：セットアップとホールド
STAの核心は、データ信号がクロック信号に合わせて正確な時間ウィンドウ内にキャプチャされるかどうかを数学的に証明することです。このために、セットアップ時間とホールド時間という二つの代表的な相反する制約条件を検査します。 （この他にも、最小パルス幅、最小周期、グリッチノイズなど、いくつかあります。）
3.1 セットアップ時間解析：最大遅延チェック
セットアップ違反は、データが次のキャプチャクロックのアクティブエッジより遅れて到着する際に発生します。
これはチップの周波数を決定する主要な要因です。ローンチパス（またはデータパス）の最大遅延を仮定します。
3.2 ホールド時間解析：最小遅延チェック
ホールド違反は、データが同一キャプチャクロックよりも早く到着したときに発生します。
現在のクロックエッジでキャプチャされるべきデータが、キャプチャされる前に次のデータで上書きされる場合（レースコンディション）、またはキャプチャ後一定時間データが安定して維持されない場合に発生します。ホールド分析は最も厳しい条件（最小遅延）を想定して行われます。
4.タイミングECO (エンジニアリング変更指示書)
タイミング/電力/ノイズ違反が発生した場合、物理的特性が異なるセルへの修正（ECOプロセスではsize_cellと呼ばれる）を多用し、セル遅延の修正で不可能な場合はインターコネクト層の変更やメタル距離の調整によって修正します。
1) ドライブ強度が強いセル (BUF_X1セルをBUF_X4に)スワップする:
- トランジスタのW/L値を上げてIdsatを増加させる。
2) 低Vthでスワップする：
- トランジスタのvth値を下げ、Idsatを上げる。
3) 相互接続長を短くする:
- Metal capacitanceのAreaを縮小し、C値を低減する。
4) インターコネクト層数を多くする:
- 層間距離が大きい層を使用し、C値を低減する。
このほかには、insert_buffer、ICG cloning などの方式を使用します。
4. プロセス変動性(Process Variation)のモデリングとマージン除去戦略
半導体プロセスの微細化に伴い、ウェーハ内の位置、ダイ間の差異、電圧降下、 温度変化などによりトランジスタの性能が均一でない現象が深刻化しています。こうした不確実性を考慮しない場合、歩留まりが急激に低下します。
4.1 PVTコーナー解析
チップが動作可能な全環境を保証するため、プロセス（Process）、電圧（Voltage）、温度（Temperature）の極限状況を組み合わせたコーナーでシミュレーションを実施します。
- 温度逆転（Temperature Inversion） 現象：過去のプロセスでは温度が高いほど電子の移動度（Mobility）が低下し、セルが遅くなりました。
- しかし65nm以下の低電圧プロセスでは、温度が低いほどしきい値電圧(vth)が上昇する効果が支配的となり、むしろ低温(-40°C)でセルがさらに遅くなる現象が発生します。したがって、セットアップ解析時には高温だけでなく低温コーナーも必ず確認する必要があります。
- 電圧に応じたtPDグラフをHT、CTで重ねて描画する際に交差点(cross point)が生じる理由です。
4.2 OCVからPOCVへ：過度な悲観主義の削減
単一コーナー解析だけでは、ダイ内部のオンチップ変動（OCV）を説明できません。これを扱う方法論は、設計の過度なマージンを削減する方向で発展してきました。
- OCV (On-Chip Variation): 最も基本的な方法として、チップ全体に一律のDerating Factorを適用します。例えば、Launch Pathは遅く(Late, x1.05)、Capture Pathは早く(Early, x0.95)計算し、最悪の状況を想定します。しかし、これは物理的に不可能なレベルまで保守的に（悲観的）にアプローチするため、タイミングの締切が困難です。
- AOCV (Advanced OCV) : ロジック深度と距離を考慮します。論理ゲートが多く接続された深いパスほど、ランダム変動が相互に相殺（平均化効果）され、全体的な変動幅比率が減少するという統計的性質を利用してディレーティング値を緩和します。つまり、深いパスほどより小さなマージンを適用します。
- POCV (Parametric OCV) / LVF (Liberty Variation Format) : 7nm以下の最新プロセスの標準です。各セルの遅延時間を単一値(Min/Max)ではなく、平均と標準偏差を持つ正規分布でモデル化します。STAツールは経路全体の累積遅延分布を統計的に計算し(Statistical STA)、不要なマージンを画期的に削減します。
4.3 CRPR (Clock Reconvergence Pessimism Removal)
クロックツリーが共通ソースから分岐し、データパスで再び合流する構造（Reconvergent Path）では、Common Path上のバッファが物理的には単一のセルであるにもかかわらず、OCV解析時にLaunchパス（Late）とCaptureパス（Early）で異なる計算が行われる矛盾が生じます。
この非物理的な悲観性を除去するプロセスがCPPR(Common Path Pessimism Removal) または CRPR です。CRPRはタイミングクローズにおいて非常に重要なスラック確保手段です。
5. 設計制約条件(SDC)の戦略的記述と解釈
STAツールは回路の接続関係のみを把握し、設計者の意図や外部環境は認識しません。 したがって、SDC（Synopsys Design Constraints）を通じてタイミング要件を明確に記述する必要があります。誤ったSDC作成はチップの失敗（False Positive/Negative）に直結します。
6.シグナルインテグリティ、クロストーク、 ノイズバンプ
プロセスが130nm以下に微細化されるにつれ、配線間の間隔が狭くなり、金属配線の高さが高くなる（高アスペクト比）ことで、実際には物理的に接続されていないにもかかわらず、電磁気学的に接続された現象が発生します。クロストークが生じます。
6.1 クロストーク・デルタ遅延
攻撃側ネットワークがスイッチングされる際、被害側ネットワークの特性に影響を与える現象をクロストーク・デルタ遅延と呼びます。
- 逆方向スイッチング (逆位相): 攻撃者が上昇する際に被害者が下降すると、信号の切り替え速度が遅くなります。
- 同方向スイッチング (同位相): 両方の信号が同じ方向に動くと、信号の切り替え速度が速くなります。
6.2 ノイズバンプとグリッチノイズ
7.経路ベース分析(PBA)とグラフベース分析(GBA)
基本的にEDAツールはGBA(Graph Based Analysis)モードで動作します。
これは各セルで最悪のタイミングアークを選択し、次の段に伝播させる方式です。これは非常に悲観的(Pessimistic)ですが、ハードウェア演算を少なく消費します。
タイミングの最終段階ではPBA(Path Based Analysis)を使用します。PBAは実際の特定パスを辿りながら正確なスルータイムを再計算します。通常、GBAで違反が発生したパスに対してPBAを実行すると、スラックが改善されるケースが多く見られます。
GBAで違反であっても、 PBAではPassであれば、その経路はSignoffが可能です。
9. 結論
本研究報告書を通じて、STAが単なる「チェック」プロセスではなく、半導体物理学と統計学、そして回路理論が融合した精巧な検証体系であることを確認しました。
- シリコンの特性を模擬するためのSPICE、
- SPICEから必要な情報のみを抽出したライブラリ、
- ライブラリを使用するためのSTA方法論。
NLDMから電流源モデル(CCS/ECSM)への進化、OCVからPOCVへの統計的手法の導入、そして信号完全性解析の重要性は、いずれも微細プロセスの不確実性を克服するためのエンジニアリングの産物です。
Signoffガイドを作成し、最終的にTape-outが可能かどうかを判断することがSignoffエンジニアの役割です。