1.テープアウト・パラダイムの転換と物理的検証の進化
半導体集積回路設計は、過去数十年にわたり絶え間ない複雑性との闘いを続けてきました。数十個のトランジスタから始まった初期の集積回路は、今や7nm、5nm、3nmおよびそれ以下のオングストローム単位プロセスへ移行し、単一ダイダイ上に数百億個のトランジスタを集積する巨大システムへと進化しました。
RTL-to-GDSフローの最終関門であるテープアウト直前に実施される物理検証は、エンジニアにとって最大の心理的・技術的プレッシャーがかかる段階です。たった一つの微細な設計ルール違反やレイアウト対回路図の不一致も、数十億ウォンに及ぶマスク費用の損失を招き、 市場参入のタイミングを逃す致命的なシリコン再設計の原因となります。
したがって、現代の物理検証エンジニアは、単なるEDAツールの操作能力を超え、半導体素子の物理学、リソグラフィプロセスの光学特性、 CMP（化学機械研磨）プロセスの機械的力学、そして回路理論を包括する融合的知識を備えていなければなりません。
2. データの完全性と検証の基礎：PDKとサインオフ基準
2.1 Sign-off の定義とファウンドリ契約
半導体設計フローにおいて、「Sign-off」とは、設計データがファウンドリに送られ、製造が開始される前に、製造可能性と動作保証のためのすべての技術的、品質的条件を満たしていることを正式に承認する手続きを意味します。 Physical Verification Sign-offはTiming Sign-offと共に、チップの成功を決定づけるSign-offの軸を形成します。
Physical Verificationが成功裏に完了すると、設計データはGDS(Graphic Data System)またはOASIS(Open Artwork System Interchange Standard)フォーマットに変換されるStream-outプロセスを経てファウンドリに伝達されます。(最近では主にOASISフォーマットを使用)
この瞬間、Physical Verificationの結果物は、ファウンドリが提供する「Lithographic Contract」であるDesign Rule Manual(DRM)を設計者が完全に遵守したことを証明する保証書としての役割を果たします。ファウンドリはこのデータに基づいてマスクを製作し、もし検証されていない違反事項により歩留まり低下が発生した場合、その責任は完全に設計側に帰属するため、サインオフ基準は妥協できない絶対的な基準線として機能します。
2.2 PDK: 物理的検証の憲法
Physical Verificationの全ての基準は、ファウンドリが提供するProcess Design Kit(PDK)に定義されています。PDKは単なるファイルの集合体ではなく、ファウンドリのプロセス能力と限界をデータ化した中核資産です。PDK内にはVerification ChecksのためのRule Deck(Runset)が含まれており、これはDRC、LVS、ERCなどの検査を実行するコードで構成されます。
PDKには、プリミティブデバイスライブラリとシンボル、そしてP-Cell(Parameterized Cell)情報が含まれています。検証の観点で最も重要なのはRule deck、Run set Fileです。これらのファイルは使用するEDAツール(Calibre、Pegasus、IC Validatorなど)の文法に合わせて作成されており、ファウンドリPDKバージョンに応じて更新されます。
エンジニアはプロジェクト初期にPDKバージョンを確認し、最新のDesign Rule Manual(DRM)の変更点が現在使用中のルールデッキに反映されているか検証する手順を必ず踏まなければなりません。特に先端プロセスではプロセス成熟度が低くルール変更が頻繁であるため、テープアウト直前までファウンドリの最新ルールパッチを追跡管理することが必須です。
2.3 レイアウトデータフォーマットの進化：GDSIIからOASISへ
従来、レイアウトデータはGDSフォーマット、その後GDSIIフォーマットで保存されていました。半導体設計データは非常に巨大であり、このようなデータを保管する手段は巨大なテープでした。 このデータをファブレスからファウンドリへ送ることを「テープアウト」と呼びました。ファウンドリはこのデータをMDPプロセスを経てリソグラフィ工程で使用しました。
しかし、チップの複雑さが増すにつれて、GDSII ファイルのサイズは数十ギガバイトからテラバイトレベルへと急増しました。 これはデータ転送時間とEDAツールのロード時間を遅延させる主な原因となりました。
これに伴い、業界は次世代フォーマットであるOASIS(Open Artwork System Interchange Standard)への移行を進めています。OASISはGDSIIと比較して10倍から50倍以上の高い圧縮率を提供し、64ビット精度をサポートすることで、超微細プロセスの複雑な図形を効率的に表現できます。
フィジカル検証エンジニアはこの最終段階まで担当すると考えてください。テープアウト直前のOASISを作成するこのプロセス。ここまでです
GDSIIとOASISフォーマット間の変換過程で発生し得るデータ損失やグリッドスナッピングエラーにも注意が必要です。これは非常に重大な事故です。
特にIPベンダーから受け取ったブラックボックスデータやハードマクロをトップレベルデザインとマージする過程で、レイヤーマップの不一致によるエラーが発生することもあります。これは検証段階で誤ったレイヤー間の検査を引き起こしたり、実際には存在すべき図形が消える致命的な事故につながる可能性があるため、厳格なデータ管理プロトコルが求められます。
3. Design Rule Check (DRC): 製造可能性のための幾何学的整合性
Design Rule Check(DRC)はPhysical Verificationの最も基本的な段階であり、レイアウトの全ての幾何学的図形がファウンドリが規定した物理的制約条件を満たしているかを全数検査するプロセスです。これは根本的に「この設計を物理的に製造できるか？」という問いに答えるプロセスであり、リソグラフィプロセスの限界とエッチングプロセスの特性を反映します。
半導体の回路は以下の方式で描かれます。マスクに回路図が描かれており、光を用いてウェーハに刻む方式です。
問題は、設計エンジニアが望むのは2nm、1nmプロセスである一方、 プロセスエンジニアが作れる光の厚さがこれよりはるかに厚いこと、そして真っ直ぐに描くことが非常に難しいことです。
3.1 DRCの基本メカニズムとブール演算
従来のDRCは、レイアウトの各レイヤー(Layer)に対して、1次元の距離測定と2次元の面積計算を行います。 これらの検査は、レイヤー間のブール演算（AND、OR、NOT、XORなど）に基づいて派生レイヤー（Derived Layer）を生成し、これを測定する方法で行われます。
- Width Checkは、パターンが細すぎてプロセス中に断線するOpen不良が発生したり、抵抗値が許容範囲を超えて電気的性能を低下させるのを防ぐため、最小幅を規定します。
- Space Checkは、隣接するパターン間の間隔が狭すぎてリソグラフィ工程中の光の散乱により互いに付着してしまうショート不良を防止します。
- Enclosure Checkは、ビアやコンタクトが上下のメタルパッド領域から外れて接続不良が発生するのを防ぐため、メタルがビアを覆う余裕スペースを検査します。
3.2 Advanced Node DRC: FinFETとRDR
20nm以下のプロセス、特にFinFET技術の導入に伴い、DRCルールは単純な幾何学的制約を超え、RDR(Restricted Design Rules)という非常に厳格で複雑な形態へと進化しました。これは光の波長(193nm)よりもはるかに小さいパターンを描画するための物理的限界によるものです。
3.2.1 マルチパターニングとカラーリングコンフリクト
193nm波長のArF液浸露光装置を用いて10nm以下の微細構造をシングル露光で形成することは物理的に不可能となりました。これを克服するため、業界ではダブルパターニング(DPT) または Multi-Patterning(MPT) 技術を導入しました。これは一つのレイヤー （例：Metal 1）を二つ以上のマスクに分割（分解）し、順次露光することでピッチを縮小する技術です。
- 問題の概要： 使用するペン（光源：ArF、193nm）は太すぎるのに、描くべき線（パターン）は10nm級と細すぎる。
- 現象: 線をあまりにも近くに描くと、光の回折によって二本の線が混ざってしまう（解像度限界）。
- 解決: 一度に全部描けないので、二回（DPT）あるいはそれ以上（MPT）に分けて描こう。
解決方法：Coloring, Double patterning
- 定義：一つのレイヤーを二つのマスク（Mask A、 マスクB）に分割する工程。
- 比喩：「赤ペン」で一度描き、「青ペン」で次に描く。
- 規則：間隔が狭いパターンは必ず別の色で描く。
注意事項: Odd Cycle
- 状況: パターン3つが互いに三角形の形で隣接していると仮定。
- 1番パターン：赤色
- 2番パターン：（1番と隣接しているため）青色
- 3番パターン：（1番にも近く、2番にも近い）→ 塗る色がない！
- 結果： これを Odd Cycle Violation と呼ぶ。数学的には「2-Colorability」が不可能な状態。
- 解決： 設計者（エンジニア）がレイアウトを修正してパターン間の間隔を広げるか、ループを断ち切る必要がある。 それ以外の場合、Triple Patterning などを実施する必要がありますが、前述のようにマスク製造コストも高く、TP のためのプロセスコストも非常に高額になります。
Coloring方法論: LELE vs SADP
- LELE (Litho-Etch-Litho-Etch): マスクを二度使用し、二度焼成する方式。
- 欠点: 二つのマスク間のオーバーレイが完全に合致する必要がある。li>
- SADP (Self-Aligned Double Patterning): マスクは一度だけ使用し、マンドレル周囲にスペーサーを立ててパターンを形成する。
- 長所: 物理的に壁を立てる方式のため、位置合わせ誤差がない（Self-aligned）。
- 特徴: 単純な距離ベースの DRC ではなく、「壁を構築できる構造か」という複雑なアルゴリズムが必要。
3.2.2 FinFET/GAA 特定ルール: グリッド、量子化
FinFET素子は従来の平面トランジスタとは異なり3次元構造を持ち、チャネルの幅が連続的な値ではなく、フィン数に応じて量子化されます。これは設計の柔軟性を制限する代わりに、厳格な規則性を要求します。
Fin Gridとは、全てのフィンが事前に定義されたグリッド上に正確に配置されなければならないことを意味します。DRCツールは、フィンが指定されたグリッドからわずかに外れたOff-grid状態を厳密に検査します。
また、 FinFETプロセスでは、ポリシリコンゲートやメタルルートを長く形成した後、不要な部分を切り取るカットマスクプロセスが必須です。 カットマスクの位置精度、カット間のエンドツーエンド間隔、そしてカットが周辺パターンに及ぼす影響は歩留まりに致命的であるため、これに対する検証は非常に困難です。特にミドル・オブ・ライン（MOL）レイヤーにおける複雑な接続構造は、数多くのDRC違反を生み出す主犯となることもあります。
3.3 アンテナ効果
- 原因： プラズマエッチング プロセス中に、イオン化された電荷がメタルに蓄積。
- 現象： メタルがアンテナのように電荷を集め、この電荷が行き場を失うと ゲート酸化膜 を貫通して通過する (Fowler-Nordheim Tunneling)。
- 結果: トランジスタの永久的破損またはVth変動が発生。
3.3.1 アンテナ比の計算 (Calculation)
半導体設計ツール (DRC) は、Antenna Ratio が基準値を超えているかどうかを監視します。
- 基本公式: アンテナ比 = 総金属面積 / ゲート酸化膜面積
- 累積チェック: プロセスは下層から上層へ積み上げられます。したがって、Metal 1から現在のプロセス層まで、接続された全ての金属/ビアの面積を合計します。
- 側壁面積: 微細プロセスになるほど配線は細く高くなります。上面だけでなく側面（厚さ）から入ってくる電荷量も無視できなくなり、計算に含めます。
3.3.3 解決策
エンジニアは ジャンパー を優先的に検討し、ダイオード (Antenna cell)を最終手段として使用します。
① Jumper Insertion (Metal Hopping)
- 原理: 長い配線の中間を断ち切り、一時的に上位層に上げ、再び下ろす方式です。
- なぜ解決されるのか? プロセスは下から上へ進行します。 下位レイヤーを削る際、ジャンパーのおかげでゲートに接続された配線の長さが物理的に短く維持されます。配線全体が接続される時点では、すでに下位レイヤーの保護膜が形成されています。
- 利点： 電力問題が最も少ない解決方法です。
② ダイオード挿入
- 原理: ゲート付近にダイオードを配置し、電荷が基板へ逃げる避雷針を作るものです。
- 利点: 配線が複雑でジャンパーを入れるスペースがない場合に簡単に解決できます。
- 短所: リーク電流が発生します。
3.4 密度チェックと平坦化アルゴリズム
- CMP(Chemical Mechanical Polishing): ウェーハ表面を化学溶液と機械的パッドで研磨し平坦化するプロセスです。
- 問題点： 金属（Hard）が多い場所と絶縁体（Soft）しかない場所では、削られる速度が異なります。
- ディッシング: 軟らかい部分は局所的に深く削られてしまいます。
- 侵食: 硬い部分は周囲も一緒に削られてしまいます。
- 結果: 表面が凹凸になると、次の層を積む際に焦点が合わず（DOF不良）、金属の厚みが変化し抵抗が予想と異なる場合があります。
3.4.1 密度チェックの方法論：スライディングウィンドウ
コンピュータがチップ全体を一度に検査するのは負荷が大きすぎます。 そこで「ウィンドウ」を少しずつ移動しながら検査します。
- ウィンドウとステップサイズ: 例えば1mのウィンドウを1cmずつ横にスライドさせながら確認します。
- 密度範囲: 「このウィンドウ内には金属が面積比で最低20%～最大80%存在しなければならない」というルールを適用します。
- Gradient Check: 隣のセルと比較して密度が急に急変していないかも確認します。
3.4.2. 解決策: Dummy Fill
密度の低い空きスペースにDummy Metalを強制的に配置し、密度を調整します。
方法論としてはSimple Fill、Smart fillなど様々な手法がありますが、 Simple fillの場合、単純に空いたスペースに碁盤の目状に四角形のダミーフィルを配置する方法です。いずれにせよ覚えておくべきは、「全ての座標にあるセルが同一の特性を持つように」密度維持が必要であり、空いたスペースにフィラーを挿入するということです。
4. Layout Versus Schematic (LVS): 設計意図と物理的実装の一致性
DRCが製造可能性を検証するならば、 レイアウト対回路図(LVS)は設計者の意図が物理的に正確に実装されているかを検証します。つまり、RTL合成とP&Rを経て生成されたレイアウトデータベース(GDS/OASIS)が元の回路図(Schematic)と電気的に同一であるかを比較するプロセスです。
4.1 LVS のコアアルゴリズム：隠された図形探し（Graph Isomorphism）
LVS 検証は、数学的に 2 つのグラフが構造的に完全に同じであるかどうかを比較する Graph Isomorphism 問題を解くプロセスです。 ツールは大きく2つの段階を経ます。
- 抽出: ツールがレイアウトに描かれた複雑な図形をスキャンし、「これはトランジスタで、これは配線だ」と認識する段階です。例えば、PolyレイヤーとActiveレイヤーが重なるとこれをMOSFETと認識し、MetalとViaが重なると一つの電気的通路である'Net'としてまとめます。この過程を通じて図形データが電気的情報である'レイアウトネットリスト'に変換されます。
- 比較: 設計者が描いた回路図(Schematic)と、先ほど抽出したレイアウト(Layout)をそれぞれグラフモデル化します。デバイスは点(Node)、配線は線(Edge)となります。LVSエンジンはこの二つのグラフの接続形状が位相学的に100%一致するかを照合します。
4.2 単純な接続を超えて：パラメータの照合
グラフのConnectivityが一致したからといって終わりではありません。LVSはまるで厳しい建築監理者のようです。「部屋とリビングが接続されているか」だけでなく、「そのドアの幅が設計図と正確に一致しているか」まで確認します。
- デバイスパラメータ: トランジスタのW(幅), L(長さ)、抵抗値、容量サイズなどが、回路図の数値とレイアウト上の物理的寸法が許容誤差範囲内で一致している必要があります。
- 乗数＆フィンガーズ: 回路図で
m=2と設定された素子が、レイアウト上で実際に2つ描かれているか、あるいは1つの大きな素子に統合されているかなどを確認します。 - フィンガー: 回路図で
m=2- と設定された素子が、レイアウト上で実際に2つ描かれているか、あるいは1つの大きな素子に統合されているかなどを確認します。
- 初期対応: 数万個の素子を無作為に比較することはできないため、LVSツールはテキスト(ラベル/ピン)名や特定の素子のユニークな接続構造を「アンカー」として比較を開始します。したがって、ポートテキストを正確に入力することが非常に重要です。
4.3 主なLVSエラータイプ
1) ショート
「最も一般的だが、最も致命的なエラー」
レイアウト上で、互いに異なる二つの信号線が物理的に接触している場合です。
- 症状: 回路図上では分離されているNet AとNet Bが、レイアウト上では接続されています。
- 原因: 配線スペースの問題でメタルがわずかに重なっている、あるいは誤って配置されたビアが原因である可能性があります。
- 特徴: ショートが発生するとグラフ構造が完全に崩れるため、1つのショートが数百もの誤ったエラーを引き起こす可能性があります。常にショートから対処すべきです。
2) Open
「つながっているべきところが、切れている場合」
一つのNetで接続されるべき区間が分断されているケースです。
- 症状: 回路図では単一のNet Aであるのに、レイアウトではNet A_1、Net A_2に分割されて認識されます。
- 原因: 長い配線の中間でのメタルの断線、またはレイヤー間接続用のビアの欠落が主な原因です。
- ソフト接続: 抵抗成分の高いレイヤー（例: N-well、Substrate）のみで接続され、Metal接続がない場合に警告が表示されることもあります。
3) デバイス不一致
構造は正しいが、「仕様」が異なる場合です。
- パラメータ不一致: W/Lサイズが異なる、またはフィンガー数が異なる場合。
- デバイスタイプ不一致:
nmos_lvt(Low threshold) を使用すべきところ、通常のnmosを使用した場合。これはプロセスマスク(Mask)定義が誤っており、素子の認識が間違っている場合が多いです。
5. ERC (Electrical Rule Check)
DRCが「図を正しく描けたか」、LVSが「設計図通りに接続できたか」を確認するならば、ERCは「このチップが電気的に安全で頑丈か？」を確認します。接続が正しくても、電気をかけた瞬間に焼けてしまっては意味がありませんから。 ERCは半導体の電気的脆弱性を見つけ出すプロセスです。
5.1 ラッチアップ：チップ内に潜む爆薬の除去
半導体（CMOS）内部には、意図したものではないものの、構造上やむを得ず生じる寄生バイポーラトランジスタ（Parasitic BJT）が存在します。 下の図にある抵抗です。これらが爆薬です。それ自体は問題を起こしませんが、静電気が発生すると焼いてしまいます。
普段は問題ありませんが、外部から大きなノイズや過電圧が跳ねると、これらが突然目覚めて互いに手を繋ぎ（サイリスタ）、電源（VDD）と接地（VSS）をショートさせてしまいます。こうなると過電流が流れ、チップが焼損します。これをラッチアップと呼びます。
- 幾何学的検査: 「危険だから基板に『Well Tap』を密に配置せよ」という規則です。トランジスタとTap間の距離を測定し、距離が遠い場合は違反となります。
- トポロジーを考慮した検査: 距離だけを測るのではなく、「何がより脆弱か？」を判断します。例えば、外部ピン（I/O Pad）に直接接続された素子は外部衝撃にさらされやすいですよね？こうした「高リスク群」素子の周囲には、より強力な保護層（Guard Ring）が施されているかを厳しく検査します。
5.2 ESD (Electrostatic Discharge): 避雷針設計
静電気(ESD)は半導体にとって雷のようなものです。製造過程や使用中に静電気が「バチッ！」と放電すると、チップ内部の回路が溶けてしまいます。そのためチップ内部には、静電気を安全に地面へ流す保護回路（避雷針）が設けられています。 クランプセルと呼ばれるもので、ERCはこれらが正常に機能するかどうかを検証します。
- P2P（ポイント・ツー・ポイント）抵抗検査:外部ピンから保護素子までの経路が「高速道路」のように開通している必要があります。もしこの金属配線の抵抗が高い場合（経路が狭い場合）、静電気が十分に排出されず内部回路に溢れ出し、チップが破壊されます。
- CD (電流密度)検査: 金属の「厚さ」を確認します。静電気という膨大な電流が流れる際、配線が薄すぎると、その熱（ジュール熱）に耐えきれず配線自体が溶けて断線します。水道管が水圧に耐えきれず破裂するのと同じです。
この他にもレベルシフタなど、電源意図に関する問題がないかも確認します。
