제품과 현장 이미지
왜 지금인가: AI 클러스터는 GPU보다 네트워크에서 먼저 막힌다
1.6T Ethernet을 단순히 800G의 다음 세대로 보면 병목을 잘못 짚는다. AI 학습 클러스터에서 문제는 포트 하나의 최고 속도보다 집단 통신의 꼬리 지연, 링크 장애 시 재수렴, 스위치 단수, 광모듈 전력, 케이블링 밀도다. GPU 수가 늘수록 all-reduce, all-to-all, parameter server형 트래픽은 계산 유닛보다 패브릭의 혼잡 제어와 버퍼 정책에 더 민감해진다. 그래서 1.6T는 네트워크 장비 회사의 속도 경쟁이 아니라, ASIC 물리 설계와 패키징, SerDes 검증, 광모듈 공급망이 같은 시간표에 올라온 사건이다.
공식 표준 측면에서 800G Ethernet은 IEEE 802.3df-2024로 이미 표준화됐다. 다음 단계의 중심은 IEEE P802.3dj다. 이 프로젝트는 200 Gb/s, 400 Gb/s, 800 Gb/s, 1.6 Tb/s Ethernet을 다루며, 200G/lane 전기 및 광 PHY가 핵심이다. 포트 속도가 1.6T로 올라가면 8 lane 구성으로도 만들 수 있지만, lane당 심볼 속도와 손실 예산이 올라가기 때문에 보드, 패키지, 커넥터, 모듈이 모두 설계 변수로 끌려 들어온다.
시장 신호도 이미 나왔다. Broadcom은 2025년 6월 Tomahawk 6를 출하한다고 발표하면서 단일 칩 102.4 Tb/s 스위칭 용량을 제시했다. 제품 페이지는 512개의 200GbE 포트 지원을 내세운다. 이 숫자는 데이터센터 스위치가 200G/lane 시대에 맞춰 radix를 올리는 방향으로 움직인다는 신호다. 다만 이 수치는 네트워크가 자동으로 2배 효율적이 된다는 뜻이 아니다. 같은 랙 전력 안에서 포트 수, 모듈 수, 냉각, 재시도율, FEC 지연을 모두 맞춰야 한다.
무엇인가: 1.6T 포트는 200G/lane PHY 8개의 합성물이다
1.6T Ethernet의 기본 구조는 MAC 속도 하나가 갑자기 1.6 Tb/s가 되는 것이 아니다. 실무적으로는 여러 개의 lane을 묶어 포트를 만든다. 200G/lane 체계에서는 8개 lane이 1.6T 포트를 구성한다. 전기 쪽에서는 스위치 ASIC의 SerDes, 패키지 escape, 보드 trace, 커넥터, 광모듈 C2M 인터페이스가 이어진다. 광 쪽에서는 DSP, 레이저, modulator, photodiode, FEC가 링크 품질을 닫는다. 어느 한 블록만 좋아져도 전체 링크 margin은 닫히지 않는다.
OIF의 CEI-224G 작업은 이 배경에서 중요하다. OIF는 144 Gb/s에서 232 Gb/s 범위의 전기 인터페이스를 대상으로 Very Short Reach, Medium Reach, Long Reach 계열을 정의하는 작업을 공개하고 있다. 특히 CEI-224G-MR은 최대 500 mm PCB와 하나의 커넥터를 전제로 하는 medium reach 전기 채널을 다룬다. 이것은 1.6T Ethernet의 모든 구현을 직접 정의하는 표준은 아니지만, 칩과 모듈 사이의 실제 전기 제약을 이해하는 데 필요한 1차 좌표다.
핵심 메커니즘은 PAM4와 equalization이다. PAM4는 한 심볼에 2비트를 실어 NRZ보다 대역폭 효율을 높이지만, 전압 eye가 3개로 쪼개진다. 같은 잡음, 같은 crosstalk, 같은 전원 노이즈라도 margin은 더 빠르게 줄어든다. 그래서 200G/lane에서 설계자는 channel loss를 줄이는 것만큼 transmitter FFE, receiver CTLE, DFE, clock recovery, FEC 임계값, 패키지 via 구조를 함께 최적화해야 한다.
왜 어려운가: 대역폭보다 먼저 닫히는 것은 전력과 검증 마진이다
첫 번째 난점은 전력이다. 포트 속도가 2배가 되어도 스위치 칩, SerDes, 광모듈, 보드 냉각의 전력 예산은 2배로 늘지 않는다. 특히 102.4 Tb/s급 스위치 ASIC은 많은 SerDes lane을 한 패키지 가장자리로 밀어내야 하며, 전원 무결성과 열 구배가 동시에 악화된다. 고속 I/O 주변의 supply droop는 jitter로 바뀌고, jitter는 eye opening과 FEC error burst로 보인다. 전력 무결성 문제는 SI 문제로 관측되고, SI 문제는 네트워크 패킷 재전송과 job completion time 문제로 확산된다.
두 번째 난점은 테스트 시간이다. 200G/lane PHY는 단순 pass/fail BERT로 끝나지 않는다. equalizer tap, temperature corner, voltage corner, package skew, board material, module vendor, FEC threshold를 조합하면 검증 행렬이 폭발한다. 표준은 상호운용의 최소 조건을 만든다. 제품은 그 조건을 대량 생산 편차, 장기 열화, 현장 케이블링 편차에서 만족해야 한다. 이 차이가 양산 일정의 병목이다.
세 번째 난점은 FEC 지연과 오류 모델이다. 더 강한 FEC는 링크 수율을 높일 수 있지만 지연과 전력을 늘린다. AI 클러스터는 단일 패킷 지연 평균보다 collective 통신의 tail latency에 민감하다. 그래서 링크 BER을 낮추기 위해 FEC를 무작정 키우는 접근은 네트워크 성능을 해칠 수 있다. 1.6T 설계의 본질은 PHY margin, FEC overhead, 광모듈 전력, 스위치 버퍼 정책 사이의 최적점을 찾는 일이다.
누가 유리한가: 스위치 ASIC, 광 DSP, EDA 검증을 동시에 가진 쪽
유리한 기업은 단순히 빠른 SerDes IP를 가진 곳이 아니다. 1.6T Ethernet에서는 스위치 ASIC 아키텍처, SerDes 회로, 패키지 설계, 보드 레퍼런스 디자인, 광모듈 파트너, SDK와 telemetry까지 묶어야 한다. Broadcom이 Tomahawk 6에서 102.4 Tb/s와 512개 200GbE 포트를 동시에 내세운 이유도 여기에 있다. 스위치 용량과 radix를 같이 제시해야 hyperscaler가 fabric 단계 수, oversubscription, 장애 도메인을 계산할 수 있다.
표준 그룹의 역할도 커진다. IEEE P802.3dj는 Ethernet MAC과 PHY의 공통 언어를 만든다. OIF CEI-224G는 전기 인터페이스의 구현 합의를 만든다. 두 축이 맞아야 칩 업체, 모듈 업체, 테스트 장비 업체가 같은 eye mask, channel model, compliance method를 기준으로 움직인다. 반대로 표준 완료와 실리콘 양산 사이의 간격이 길어지면 초기 고객은 벤더별 proprietary margin rule에 의존하게 되고, 공급망 리스크가 커진다.
장비와 EDA 쪽에서는 IBIS-AMI 모델 품질, package extraction, power-aware SI simulation, compliance automation이 승부처다. 200G/lane에서는 post-layout 시뮬레이션이 늦게 틀리면 보드와 패키지 재설계 비용이 급격히 커진다. 그래서 좋은 위치에 있는 회사는 단품 IP 공급사가 아니라, 모델, 계측, bring-up 절차, field telemetry를 연결할 수 있는 회사다.
한국 렌즈: 메모리 강국 다음 병목은 고속 I/O 인력이다
한국 반도체 생태계가 1.6T Ethernet을 봐야 하는 이유는 AI 서버가 HBM만으로 완성되지 않기 때문이다. HBM은 가속기 패키지 안의 bandwidth를 해결한다. Ethernet fabric은 랙과 클러스터 전체의 bandwidth와 tail latency를 결정한다. 삼성전자, SK hynix, 국내 OSAT, 기판 업체, 팹리스가 AI 인프라 가치사슬에서 더 큰 몫을 가져가려면 메모리와 패키지뿐 아니라 고속 I/O 검증 언어를 이해해야 한다.
삼성전자 관점에서는 파운드리와 메모리 양쪽에 의미가 있다. 고속 스위치 ASIC은 선단 공정, 대형 die, 고전력 패키지, 고속 SerDes 검증을 요구한다. AI 가속기 고객은 HBM 공급뿐 아니라 주변 네트워크 ASIC과 패키지 생태계의 안정성을 본다. SK hynix 관점에서도 HBM 공급 경쟁이 끝이 아니다. 고객의 시스템 병목이 네트워크로 이동하면 메모리 공급사는 고객 로드맵에서 fabric 전력, thermal headroom, rack-level BOM을 함께 논의해야 한다.
국내 팹리스와 IP 회사에는 좁지만 현실적인 기회가 있다. 1.6T 스위치 ASIC 전체를 단기간에 만드는 것은 어렵다. 그러나 200G/lane 검증 IP, PAM4 BIST, jitter monitor, on-chip telemetry, package-aware SI 모델링, retimer 제어 펌웨어, 열 관리 센서 같은 주변 IP는 진입점이 될 수 있다. 대학과 교육 과정도 RTL 일반론보다 SerDes, SI/PI, 패키지 모델, 통계적 오류 분석을 다뤄야 한다. 이 인력은 HBM, UCIe, PCIe, Ethernet에 공통으로 필요하다.
향후 6-12개월 체크포인트
첫째, IEEE P802.3dj의 공개 일정과 draft 안정화다. 1.6T Ethernet 제품은 표준 문서의 최종 출간만 기다려 움직이지 않는다. 그러나 draft가 안정될수록 PHY vendor, optical module vendor, switch ASIC vendor의 compliance target이 수렴한다. 2026년에 봐야 할 것은 특정 회의의 문구보다 구현 업체들이 어떤 lane rate, reach, FEC 조합을 사실상 기본값으로 채택하는지다.
둘째, 102.4 Tb/s급 스위치가 hyperscaler 네트워크에서 얼마나 빠르게 확산되는지다. Broadcom의 출하 발표는 중요한 신호지만, 실제 병목은 고객 랙에서 모듈 전력, 냉각, 장애율, 운영 소프트웨어가 닫히는지다. 포트 대역폭만 높고 운영 안정성이 낮으면 fabric 설계자는 더 보수적인 radix와 oversubscription을 선택한다.
셋째, 200G/lane 광모듈의 전력과 상호운용성이다. 1.6T OSFP 또는 QSFP-DD 계열 모듈이 여러 벤더 사이에서 안정적으로 동작해야 공급망이 열린다. 넷째, retimer와 linear drive 선택이다. 보드 손실이 커질수록 retimer는 margin을 주지만 전력과 지연을 늘린다. 다섯째, EDA와 계측 장비의 모델 신뢰도다. 200G/lane에서 모델 오차는 silicon re-spin 또는 board re-spin으로 바로 연결될 수 있다.
오해 정리: 1.6T는 Ethernet이 HBM을 대체한다는 뜻이 아니다
첫 번째 오해는 1.6T Ethernet이 HBM 병목을 대체한다는 주장이다. 둘은 다른 계층이다. HBM은 accelerator package 내부 또는 근접 메모리 대역폭을 담당한다. Ethernet은 노드와 노드 사이의 scale-out 통신을 담당한다. 한쪽이 빨라져도 다른 쪽 병목은 사라지지 않는다. 대형 모델 학습에서는 두 병목이 동시에 존재하고, workload partitioning에 따라 지배 병목이 바뀐다.
두 번째 오해는 1.6T 포트가 곧 1.6T의 유효 application throughput이라는 해석이다. 실제 유효 처리량은 Ethernet framing, FEC, congestion, packet size, routing, collective library, failure recovery의 영향을 받는다. 특히 AI workload는 평균 throughput보다 step time의 긴 꼬리에 민감하다. 따라서 PHY 속도 자료만으로 클러스터 성능을 추정하면 과대평가가 쉽다.
세 번째 오해는 200G/lane이 단순 공정 미세화 문제라는 해석이다. 선단 공정은 SerDes 전력과 집적도에 중요하지만, 링크 margin은 패키지, 보드, 커넥터, 모듈, 계측까지 포함한 시스템 문제다. 한국 기업과 엔지니어가 여기서 얻을 수 있는 교훈은 명확하다. AI 반도체 경쟁은 MAC, PHY, package, optics, software telemetry가 맞물리는 방향으로 이동하고 있으며, 한 분야만 잘해서는 제품 일정과 수율을 동시에 닫기 어렵다.
원문 링크
- IEEE 802.3df-2024 (2024-02-16 - 800 Gb/s Ethernet standard scope and feature chart)
- IEEE P802.3dj Task Force (2026-07-03 - 1.6 Tb/s Ethernet and 200G/lane project scope)
- OIF CEI-224G public work item (2026-07-03 - 144-232 Gb/s electrical interface ranges and CEI-224G-MR reach claim)
- Broadcom Tomahawk 6 press release (2025-06-03 - 102.4 Tb/s switch shipping claim and market timing)
- Broadcom BCM78910 Series product page (2026-07-03 - 512 200GbE port positioning and product capability)
- IEEE Standards Association 800G overview (2024-04-15 - context for 800G and next Ethernet rate trajectory)
이미지와 원본 자료 후보
- Broadcom Tomahawk 6 product page image (company_press - Company product page image, reuse terms not explicitly granted - link only, do not embed)
- Broadcom Tomahawk 6 press release media (company_press - Company newsroom material, manual permission or press-kit terms required before embedding - needs manual permission)
- IEEE P802.3dj public task force materials (standard_public - Public standards working group page, individual presentation reuse varies by author - link only, do not embed)
