ChipAgents와 CaretEDA: 2026 AI EDA 스타트업의 확장과 증거 격차

핵심 주장: 2026년 AI EDA의 희소 자산은 코드를 쓰는 모델이 아니라, 틀린 설계를 다시 도구에 넣고 실패를 재현해 책임 있는 수정으로 닫는 검증 루프다.

1. 5억6,250만 달러는 시장보다 자본 집중을 보여준다

읽는 법: 투자액은 runway와 채용 능력의 지표다. EDA 도입과 signoff를 통과했다는 지표는 아니다.

비교 가능한 최신 조달 이벤트만 모으면 10개 핵심 업체에 5억6,250만 달러가 들어갔다. 이 중 Ricursive Intelligence의 3억 달러 Series A가 53.3%이고, Cognichip·Normal Computing·ChipAgents를 합친 상위 4건이 81.8%다.

이 숫자는 전체 AI EDA 시장 규모도, 누적 투자액도 아니다. 2025년 7월 1일부터 2026년 7월 17일까지 각 회사가 공개한 최신 USD 조달 이벤트 하나를 합산했으며, 비공개 조달과 유로·파운드·위안 라운드는 제외했다.

자금은 서로 다른 전략에 배분됐다. Ricursive는 AlphaChip 계보의 연구진과 self-improving chip design을 앞세우지만 공개 제품·고객은 아직 없고, Cognichip은 6,000만 달러 Series A로 누적 9,300만 달러와 30개 이상 engagement를 발표했지만 공개 tapeout은 없다.

Normal Computing은 Samsung Catalyst 주도의 5,000만 달러를 받아 누적 8,500만 달러가 됐고, ChipAgents는 5,000만 달러 A1로 누적 7,400만 달러를 발표했다. 두 회사는 이미 production deployment 또는 다년 계약을 주장한다는 점에서 Ricursive와 단계가 다르지만, 고객별 PPA·tapeout 원자료는 공개하지 않았다.

따라서 2026년의 첫 결론은 ‘AI가 EDA를 대체했다’가 아니다. 연구진, compute, application engineer, enterprise sales를 동시에 확보할 수 있는 자본 경쟁이 시작됐고, 그 자본이 실제 반복 매출로 전환되는지는 다음 단계의 문제다.

2. 34곳을 네 시장으로 나누면 완전자율은 소수다

읽는 법: 스타트업을 비교할 때 첫 질문은 모델이 아니라 어디까지 제품 책임을 지는가다.

공개 자료로 스캔한 34곳은 핵심 20곳, 초기 관찰 8곳, 사업모델 경계 6곳으로 나뉜다. 이 분류는 포괄적 시장점유율 조사가 아니라 2025년 하반기 이후 자금·제품·고객·채용·파트너 중 하나 이상의 확장 신호를 보인 업체를 추린 결과다.

첫 번째 시장은 기존 EDA 위 에이전트다. ChipAgents, Chipmind, Silogy, Bronco, MooresLabAI는 lint·simulation·formal·waveform·regression을 실행하고 code review나 patch까지 연결하므로, 기존 도구를 교체하기보다 그 위의 작업층을 차지한다.

두 번째는 도메인 네이티브 엔진이다. Cognichip과 Normal은 physics-aware 또는 자체 simulator·synthesis를 말하고, Astrus와 Mach42는 analog layout·verification, Silimate는 RTL 단계 PPA와 debug에 좁게 들어간다. 이 그룹의 해자는 모델 이름보다 독점 설계 궤적, 물리 제약, 실패 로그에 있다.

세 번째는 설계 파트너 또는 칩 공급이다. Architect Labs는 EDA tool을 팔지 않고 차세대 design partner가 되겠다고 명시하며, Celera는 자동화로 만든 custom analog IC를 공급한다. 소프트웨어 gross margin과 tapeout 책임을 함께 비교할 수 없는 이유다.

네 번째는 PCB·전자 시스템이다. Quilter, Flux, Circuit Mind, Cadstrom, CELUS는 schematic, component selection, validation, placement·routing으로 물리 결과에 더 빨리 도달한다. 이 영역의 공개 고객과 artifact가 더 선명하다고 해서 IC signoff까지 더 앞섰다는 뜻은 아니다.

3. 공개 증거 사다리에서 가장 앞선 것은 PCB다

읽는 법: 보드가 첫 부팅에 성공했다는 증거는 강하다. 그러나 그것을 advanced-node IC의 DRC·LVS·STA·yield 증거로 확대하면 안 된다.

증거 사다리의 0단계는 발표·자금·roadmap, 1단계는 제품·평가·문서, 2단계는 실명 또는 정량 배포 사례다. 3단계는 외부에서 검사 가능한 설계 파일이나 물리 결과, 4단계는 독립 검증된 production silicon과 PPA·signoff·yield다.

Quilter의 Project Speedrun은 843개 부품, 5,141개 pin, 8-layer 두 장으로 구성된 NXP i.MX8M Mini Linux computer를 다뤘다. 회사는 AI 실행 27시간, 사람 cleanup 38.5시간, 기존 전문업체 견적 428시간, 첫 전원 인가 boot 성공을 공개했고 입력·AI 출력·최종 설계 파일도 내려받을 수 있게 했다.

Tom's Hardware도 물리 보드와 첫 부팅 결과를 보도했다. 시간 비교의 baseline은 Quilter가 구성했지만, 결과물을 검사할 수 있다는 점은 회사 내부 benchmark보다 한 단계 강하다.

IC 쪽은 아직 다르다. Verkor.io는 219-word specification에서 RISC-V CPU의 GDSII까지 12시간, 1.48GHz와 CoreMark 3,261을 보고했지만 academic ASAP7 PDK를 썼고 실제 fabrication은 하지 않았다.

Celera는 자동 설계한 buck converter silicon sample을 공개해 물리 증거가 강하지만, 고객에게 EDA software를 파는 회사보다 custom analog chip 공급사에 가깝다. Architect는 leading-edge tapeout을 2026년 후반 목표로 제시했고, 핵심 IC startup 중 독립적으로 재현 가능한 production silicon·PPA·yield 자료를 낸 곳은 이번 조사에서 찾지 못했다.

이 사다리는 비밀 유지가 중요한 고객을 벌주기 위한 점수가 아니다. 구매자가 어떤 주장을 NDA 안에서 추가 확인해야 하는지 알려주는 due diligence 목록이다.

4. ChipAgents는 확장사, CaretEDA는 아직 평가사다

읽는 법: ChipAgents의 위험은 발표 수치의 독립 검증 부족이고, CaretEDA의 위험은 공개 제품 증거 자체의 부족이다.

ChipAgents는 Alpha Design AI, Inc.의 제품·대외 브랜드다. SEC Form D로 약 5,000만 달러 A1를 확인할 수 있고, pre-seed와 Series A를 더한 회사 표기 누적 조달은 약 7,400만 달러다.

2026년 2월 발표에서 팀은 10명에서 46명으로 늘었고 20,000ft² Silicon Valley 거점으로 옮겼다. 이후 SOC 2 Type II, AWS Marketplace, root-cause analysis, air-gapped deployment용 자체 MoE Renoir를 추가했으며, 7월 17일 현재 sales·application·legal·AMS·verification을 포함한 13개 채용을 열었다.

고객 증거도 CaretEDA보다 앞선다. 회사는 고객 또는 deployment 수를 2025년 10월 50곳, 2026년 2월 80곳, 6월 120곳 이상으로 발표했고, Whalechip 사례에서는 critical bug 4건과 구조적 문제 3건, root-cause analysis 15~60분을 제시했다.

하지만 고객 정의, 절대 ARR, raw artifact는 공개하지 않았다. 15배 spec reading, 240배 assertion, 400배 UVM 같은 수치와 Renoir의 Claude 접근 성능도 내부 또는 공동 engagement benchmark이고, coverage 100%가 functional correctness를 뜻하지 않는다.

CaretEDA는 2026년 2월 공개된 훨씬 이른 회사다. 공식 IFAQ는 Spec-to-Netlist core가 4월부터 evaluation-ready이고 일반 평가가 6~8주, 첫 6주 무료라고 설명하며 Bengaluru의 customer deployment 역할과 기술고문을 추가했다.

반면 공개 demo 6개는 모두 Coming Soon이고, 실명 고객·투자 라운드·benchmark dataset·제품 code·tapeout이 없다. 초기 평가에서 cycle 40% 단축이라는 수치도 표본, workload, baseline이 공개되지 않았다.

그래서 ChipAgents는 ‘빠르게 확장하지만 독립 검증이 뒤따라야 하는 상용화 후보’, CaretEDA는 ‘경험 있는 창업진과 빠른 GTM 준비를 가진 pre-GA 관찰 대상’으로 쓰는 것이 정확하다. 두 회사를 같은 leader 표에 올리는 것은 제품 태그라인을 사업 증거로 오인하는 일이다.

5. 승부처는 모델이 아니라 검증 가능한 닫힌 루프다

읽는 법: AI EDA의 data flywheel은 정답 코드 모음이 아니라 제안·도구 로그·실패 원인·승인된 patch가 연결된 설계 궤적이다.

Phoenix-bench는 114개 GitHub repository에서 Verilator로 검증한 511개 hardware issue와 71,048개 check를 만들었다. 같은 agent가 SWE-bench Verified에서 Phoenix-bench로 옮겨가면 해결률이 37~58% 하락했고, 원인은 hierarchy를 따라 signal flow를 추적하지 못한 데 집중됐다.

완벽한 file-level oracle을 줘도 향상은 1.4%에 그쳤다. 반면 testbench log feedback 한 번은 resolved rate를 42~45% 높였는데, 이는 ‘어느 file인가’보다 ‘어떤 failure이며 고친 결과가 무엇인가’를 닫는 loop가 중요하다는 뜻이다.

물리 설계도 같은 제약을 가진다. 2026년 7월 공개된 OmniLayout은 산업 수준 schematic-coupled PCB layout 1,681개와 placement instance 77,240개를 모았고, 현재 LLM이 geometry·routability·electrical function을 함께 보존하는 데 약하다고 보고했다.

이 결과는 왜 제한 작업이 먼저 팔리는지 설명한다. regression triage는 pass/fail test와 log가 있고, assertion은 formal tool이 반례를 주며, PCB schematic validation은 component와 connectivity rule을 검사할 수 있다.

반대로 architecture 선택이나 analog topology discovery는 정답이 하나가 아니고, PPA·reliability·manufacturability가 PDK와 use case에 따라 바뀐다. 인간 review와 기존 EDA의 deterministic oracle이 빠질수록 agent의 자신감보다 실패 비용이 더 빨리 커진다.

따라서 방어 가능한 stack은 다섯 층이다. 첫째 고객의 spec·IP·PDK 문맥, 둘째 생성 모델, 셋째 Cadence·Synopsys·Siemens·open-source tool 실행, 넷째 test·formal·DRC/LVS·PPA oracle, 다섯째 review·rollback·audit trail이다.

ChipAgents의 Renoir, Chipmind의 air-gap, Normal의 on-prem post-training은 모델 성능만큼 데이터 경계를 강조한다. 반도체 고객의 코드와 failure log를 안전하게 축적하면서 승인된 수정 궤적을 학습할 수 있는 업체가 장기적으로 더 강한 switching cost를 만들 가능성이 높다.

6. incumbent는 이미 인수와 super-agent로 반격한다

읽는 법: 스타트업의 가능한 출구가 인수라면, 동시에 가장 큰 제품 위험도 incumbent의 bundling이다.

ChipStack은 2025년 11월 Cadence에 합류해 이번 독립 startup 목록에서 빠졌다. Cadence는 2026년 2월 ChipStack AI Super Agent를 내놓은 뒤 6월 하반기 early access를 예고한 Level 5, 7월 PCB·advanced packaging용 AuraStack까지 범위를 넓혔다.

Siemens는 2026년 2월 inspection·metrology의 Canopus AI를 인수해 Calibre에 연결했고, 3월 Fuse EDA agent를 발표했다. 기존 업체는 tool API, license, PDK·foundry 관계, support 조직, signoff 책임을 이미 가진다.

이 구조에서 startup의 첫 사업모델은 overlay다. 기존 좌석을 없애지 않고 engineer 한 명이 더 많은 test·review를 처리하게 만들며, AWS Marketplace나 on-prem appliance로 구매 마찰을 줄인다.

두 번째는 incumbent가 약한 domain engine이다. analog layout의 Astrus, RTL PPA의 Silimate, PCB의 Quilter처럼 좁은 objective와 독점 데이터를 쌓으면 일반 agent에 흡수되기 어렵다.

세 번째는 결과물 납품이다. Architect와 Celera는 software seat 대신 design 또는 chip을 팔아 고객의 도입 장벽을 낮추지만, tapeout 책임·working capital·서비스 인력이 gross margin과 scale을 제한할 수 있다.

인수는 합리적인 exit일 수 있지만 산업 전체의 독립 경쟁을 보장하지 않는다. agent가 incumbent bundle 안에 무료 또는 할인 기능으로 들어가면, standalone startup은 model accuracy보다 multi-vendor neutrality, private deployment, faster iteration으로 가격을 방어해야 한다.

기존 VLSI Korea의 AI EDA 생산성 stack 분석이 verification과 closure가 먼저 바뀐다고 본 이유도 여기에 있다. startup 경쟁은 RTL generator의 demo보다 signoff flow 안의 반복 시간을 누가 소유하는가로 이동하고 있다.

7. 한국은 spec-to-GDS보다 좁은 문제부터 사야 한다

읽는 법: 첫 pilot의 성공 기준은 작성한 RTL 줄 수가 아니라 review 후 살아남은 patch, closure 시간, regression 재발률이다.

이번 공개 스캔에서 한국 업체 ITDA Semiconductor와 Baum Design Systems는 확인됐지만 핵심 20곳이 아니라 경계군에 넣었다. ITDA는 no-code system IP·SoC assembly에 AI agent를 붙이는 단계이고, Baum은 ML 기반 power analysis의 상용 실체가 강하지만 2026년 agent-native startup과는 출발점이 다르다.

공개 자료만 놓고 보면 국내에는 ChipAgents 수준의 조달·글로벌 deployment를 함께 제시한 독립 AI EDA startup이 아직 보이지 않는다. 이것은 기술 부재의 단정이 아니라 비공개 고객과 정부 과제까지 포착하지 못하는 public-evidence 관찰이다.

첫 기회는 verification과 DFT다. regression triage, assertion 생성, coverage hole, waveform root-cause는 pass/fail과 counterexample이 있어 90일 안에 baseline을 만들 수 있고, GPU·NPU·memory controller처럼 반복이 많은 block에서 engineer 병목이 크다.

두 번째는 analog·mixed-signal review와 mature-node porting이다. 국내 analog 인력 부족, legacy schematic, 여러 PDK 간 porting은 domain context가 중요해 범용 coding agent보다 현장 데이터와 simulator loop가 유리하다.

세 번째는 on-prem Korean workflow다. 한국어 spec, 사내 naming, legacy Tcl·SKILL·Makefile, 여러 세대 IP를 이해하되 학습 제외와 air-gap을 계약으로 보장하면 글로벌 모델 위에 local moat를 만들 수 있다.

구매는 다섯 관문을 통과해야 한다. 데이터가 외부 학습에 쓰이지 않는지, 기존 Cadence·Synopsys·Siemens license와 맞는지, failure를 재현할 oracle이 있는지, human approval·rollback·audit가 남는지, 마지막으로 closure·re-spin 위험을 줄이는지 확인한다.

실무 pilot은 대표 IP block 하나와 최근 실패 regression 20~50건을 선택해 90일로 제한할 수 있다. baseline은 engineer hour, root-cause time, false fix, review rejection, 재발률이며, vendor benchmark보다 사내 blind set 결과로 유료 전환을 결정한다.

전사 spec-to-GDS를 먼저 사면 security review와 책임 공백이 프로젝트를 멈출 가능성이 크다. 좁은 loop에서 reference를 만든 뒤 formal, PPA, analog, package·PCB로 확장하는 순서가 한국의 긴 signoff·qualification 주기에 맞는다.

Korean Lens - 한국 공급망에 주는 의미

한국 공급망에는 두 갈래 전략이 필요하다. 대형 IDM과 fabless는 외부 startup을 multi-vendor agent layer로 시험하되 RTL·PDK·failure log의 학습 제외, 국내 저장, audit export를 계약 조건으로 넣어야 한다.

국내 startup과 design service는 범용 spec-to-GDS를 정면 추격하기보다 memory verification, low-power intent, DFT, analog porting, package·PCB co-design처럼 국내 고객이 반복해서 제공할 수 있는 실패 궤적을 확보해야 한다. 한국의 해자는 더 큰 foundation model보다 고객 옆에서 쌓는 검증된 수정 history가 될 가능성이 높다.

권고: 다음 pilot부터 바꿀 체크리스트

• 벤더 비교표를 funding·demo 중심에서 공개 증거 L0~L4, 온프레미스, EDA 연동, oracle, audit 항목으로 바꾼다.
• 첫 90일 pilot은 regression triage, assertion, analog review, schematic·PCB validation 중 하나만 선택한다.
• 회사 발표 속도 배수는 사내 blind workload로 재측정하고 false fix와 review rejection을 함께 기록한다.
• 투자자·cloud program·marketplace 로고를 고객으로 세지 않고 실명 reference, renewal, multi-year license를 별도로 확인한다.
• spec·RTL·PDK·waveform·log의 저장 위치, 외부 학습 제외, model update, incident response를 구매 계약에 명시한다.

추가 질문

• ChipAgents가 발표한 120개 deployment 중 유료 production license와 반복 갱신의 비중은 얼마인가?
• Cognichip과 Ricursive의 첫 공개 tapeout은 어떤 PDK, block 규모, baseline, signoff 조건을 쓰는가?
• CaretEDA의 6~8주 evaluation이 공개 demo·실명 고객·유료 전환으로 이어지는 시점은 언제인가?
• Quilter의 PCB 물리 검증 방식이 advanced packaging·chiplet substrate로 확장될 수 있는가?
• Cadence·Synopsys·Siemens가 agent 기능을 bundle할 때 독립 업체가 유지할 가격과 데이터 해자는 무엇인가?

전제와 한계

• 34개사 스캔은 공개 자료 기반이며 비공개 startup, 고객 NDA, 지역 언어 자료를 완전히 포착하지 못한다.
• 증거 L0~L4는 공개 검증 가능성이지 제품 품질, 보안 수준, 기업가치의 순위가 아니다.
• 5억6,250만 달러는 기간 중 10개사의 최신 조달 이벤트 합계이며 전체 시장 투자액이나 누적 조달이 아니다.
• PCB의 물리 성공과 academic PDK의 GDSII 결과를 production IC signoff·yield 증거로 일반화할 수 없다.
• 모든 고객 수, ARR 배수, 시간 절감, coverage 수치는 별도 표시가 없으면 회사 발표다.

판단을 깨는 조건

• 2027년 상반기까지 핵심 IC startup이 독립적으로 재현 가능한 production silicon, PPA, signoff, yield 자료를 공개하고 end-to-end flow에서 사람 review를 크게 줄인다.
• incumbent의 bundled agent가 multi-vendor startup보다 정확도·보안·가격에서 우세해지고 독립 업체의 갱신·확장 계약이 둔화한다.
• Phoenix-bench와 후속 산업 benchmark에서 범용 software agent가 별도 hardware tool feedback 없이도 hierarchy·multi-file bug를 안정적으로 해결한다.
• 한국 고객의 온프레미스 pilot에서 verification·analog·PCB 제한 작업이 engineer hour와 closure·re-spin 위험을 유의미하게 줄이지 못한다.

다음 관찰 일정

• 2026-07-27: ChipAgents와 STMicroelectronics의 DAC 2026 engineering poster에서 workload·baseline·재현 조건 공개 여부
• 2026-Q3: Architect Labs의 leading-edge tapeout, CaretEDA의 공개 demo·실명 evaluation 고객, siliXon open beta 진행 여부
• 2026-Q4: Ricursive와 Cognichip의 제품 접근성, 첫 설계 artifact, named customer 또는 tapeout 공개 여부
• 2026-Q4: ChipAgents의 120개 deployment가 유료 multi-year license와 renewal로 전환되는지 확인
• 2027-H1: Cadence AuraStack·Level 5, Siemens Fuse, Synopsys agent 제품이 startup pricing과 유통에 미치는 영향
• 2027-H1: Phoenix-bench·OmniLayout 후속 결과와 production-scale hardware benchmark의 공개 여부

실무 적용 한 줄

Sources

• ChipAgents - $50M Series A1 and $74M total funding (2026-02-17)
• SEC Form D - Alpha Design AI A1 offering (2026-05-11)
• ChipAgents - Introducing Renoir (2026-06-17)
• ChipAgents - Whalechip RCA case (2026-07-15)
• CaretEDA IFAQ (accessed 2026-07-17)
• CaretEDA demos (accessed 2026-07-17)
• Ricursive Intelligence $300M Series A (2026-01-26)
• Cognichip $60M Series A (2026-04-01)
• Normal Computing $50M strategic financing (2026-03-25)
• Architect Labs $24M seed launch (2026-06-18)
• Flux $37M financing (2026-02-27)
• Quilter Project Speedrun (accessed 2026-07-17)
• Quilter Project Speedrun design files (accessed 2026-07-17)
• Tom's Hardware - Quilter AI board boots on first attempt (2025-12-17)
• IEEE Spectrum - Verkor 12-hour RISC-V GDSII (2026-04-22)
• Phoenix-bench paper (2026-05-13)
• OmniLayout paper (2026-07-03)
• ChipStack joins Cadence (2025-11-10)
• Siemens acquires Canopus AI (2026-02-04)
• Siemens Fuse EDA AI agent (2026-03-17)
• Cadence Level 5 autonomous virtual engineer (2026-06-01)
• Cadence AuraStack for PCB and advanced packaging (2026-07-15)
• Silimate 2025 year-end review (2026-01-01)
• Chipmind product and deployment model (accessed 2026-07-17)
• Maieutic $6M seed and analog copilot plan (2025-10-21)
• BetaKit - Astrus funding and paid-pilot plan (2025-09-08)
• Semiconductor Engineering - agentic AI outlook (2026-06-25)