반도체 설계 신입 교육 커리큘럼 — 대기업에서 실제로 가르치는 것들

반도체 설계 회사에 신입으로 입사하면 첫 3개월은 거의 교육이다. OJT(On-the-Job Training)는 직속 상사나 선배가 실무 현장에서 신입사원에게 실제 업무를 통해 지식과 기술을 전수하는 직장 내 교육훈련이다.

1. 체계가 잘 안 갖춰져있으면, 정해져있지 않은 기간의 교육을 받고
2. 체계가 잘 갖춰져있으면, 딱 정해져있는 기간의 교육을 받는다.

문제는 1의 경우인데, 신입들한테 시킬만한 일이 없으면, 방치를 하거나 바로 과제에 투입한다.

본인은 5,000명 규모의 커리어 커뮤니티 운영 경험도 있고, 학교 친구들이나 사회 친구들이 반도체 설계 분야에서 일하기 떄문에, "대기업, 스타트업, 중견기업, 중소기업"들의 실태를 많이 듣고 있다.

이 글에서는 그곳에서 신입이 실제로 밟는 교육 과정을 정리한다. 회사마다 순서와 깊이는 다르지만, 뼈대는 비슷하다.

선배들이 매주 반도체 강의를 하고, 후배들이 매주마다 과제 + 세미나로 답하는 방식이다.

이 글을 읽고, 아래 3가지 도움이 되면 좋겠다.

1. 우리 회사에 신입 교육 체계가 없는데, 어떻게 신입 교육을 해야할까?
2. 우리 회사는 신입 교육이 없는데, 어떻게 스스로 셀프 스터디를 해야할까?
3. 기업들은 신입에게 어떤 수준을 원할까?

글은 사실 SoC Design, Physical Implementation, Physical Design 등 Chip 설계 엔지니어들을 기준으로 작성할 것이지만, DFT나 다른 분야들도 거의 비슷한 커리큘럼을 갖는다.

Phase 1 — 반도체 산업 개요 (1~2주)

첫 주는 무조건 큰 그림부터 시작한다. 왜 반도체인가, 무어의 법칙? 이 산업이 왜 돈이 되는가, 우리 회사가 이 생태계에서 어디에 위치하는가.

• 무어의 법칙과 그 이후
  • 어떤 산업도 수십년간 2년동안 2배씩 진보되는 산업이 없었다. 무어의 법칙 아래에서 반도체는 "2년마다 2배의 집적도 개선이 일어난다."
  • 기존 구조로는 스케일링 한계를 겪고 있고, 결국 다양한 혁신들이 일어나고 있다. Planar— FinFET → GAA(GAAFET) → CFET 로드맵. More Moore vs More than Moore.

• 반도체 산업 구조 — IDM, 팹리스, 파운드리, OSAT, EDA, IP 회사의 역할과 관계. TSMC가 왜 파운드리 1위인지, 삼성이 IDM이면서 파운드리를 하는 게 왜 특수한지. 우리 회사는 어떤 곳에서 해자가 있는지.

• 반도체의 경제학 — wafer cost, die yield, NRE, mask cost. 3nm 마스크 세트가 수백억인 시대에 tape-out과 Silicon Failure, 반도체 스펙 설정부터 GDS Out까지 Chip design overview
• 우리 제품이 쓰이는 곳 — AP, modem, AI accelerator, CIS, PMIC, DDI 등. 고객사가 누구고, 스펙을 누가 정의하는지.

Phase 2 — ASIC Design flow·제조·공정 개요 (1~2주)

RTL → Synthesis → P&R → Signoff → Tape-out → Fab → Packaging → Test. 이 전체 흐름을 한 번 훑는다. 아직 깊이 들어가지 않는다. 목적은 "내가 하는 일이 전체 중 어디에 있는가"를 아는 것이다.

• 전압, 전류, 저항, 전력, BJT와 MOSFET, PN Junction 등 소자 레벨
• Front-end vs Back-end — RTL/Verification은 front-end, Synthesis 이후는 back-end. 하지만 실제로는 경계가 흐릿하다.
• 설계 흐름 (Design Flow) — Spec → Architecture → RTL → Functional Verification → Logic Synthesis → Pre STA → DFT Insertion → P&R → Post STA → ECO 반복→ Physical Verification → Tape-out.
• 제조 공정 기초 — FEOL/BEOL, photolithography, etching, deposition, CMP. EUV. 설계자가 공정을 알아야 하는 이유(DFM).
• 패키징 — wire bonding, flip chip, fan-out, 2.5D(CoWoS/I-Cube), 3D stacking. 패키징이 성능 병목이 되는 시대.
  • 그리고 이런 것들을 어떻게 설계에서 반영하는가

Phase 3 — 도구: TCL, Shell Script, EDA 환경 (1~2주)

반도체 설계는 Linux 환경이다. GUI도 쓰지만, 실제 생산성은 스크립트에서 나온다. 이걸 모르면 아무것도 못 한다. 최소한 Shell은 알아야한다.

• Linux 기본 — bash, C Shell, file system. 회사 서버에 접속해서 작업하는 환경에 익숙해지기.
• TCL (Tool Command Language) — Synopsys, Cadence, Siemens EDA 도구 대부분이 TCL 기반 인터페이스. DC(Design Compiler), ICC2/Innovus, PrimeTime 전부 TCL로 제어한다. set, foreach, regexp, proc 수준까지.
• Shell scripting — batch job 제출, regression 돌리기, 로그 파싱, 결과 취합. awk, sed, grep은 매일 쓴다.
• Perl — 솔직히 본인은 Perl를 거의 다 잊었다. 그러나 1억개의 인스턴스 텍스트를 처리하는 등 대규모 처리에는 Perl가 꽤 좋다.
• Python — 최근에는 Python이 많이 들어왔다. 데이터 분석, 리포트 생성, EDA tool의 Python API.
• 버전 관리 시스템 — Git 또는 Perforce. 대기업은 아직 Perforce가 많지만, 팹리스는 Gitlab 비중이 높아지는 추세이다. Push, Pull, Commit 뿐만 아니라, Rebase 등 진짜 버전 관리를 할 줄 알아야 한다.

Phase 4 — 반도체 스펙 (Specification)과 아키텍처 (Architecture) 이해 (1~2주)

설계의 시작은 스펙이다. 아키텍트가 작성한 스펙을 읽고 이해하는 것부터 교육한다.

신입들이 스펙을 만들 일은 없지만, 데이터시트는 볼 줄 알아야한다. Chip project가 있으면 신입들은 가장 작고 간단한 디자인을 맡게 된다. 그 디자인을 맡더라도,

• 이 디자인의 신호가 어디서 와서 어디로 나가는지?
• Synchronizer는 어디에다가 몇단을 놔야하고
• 이거 DFM 조건 맞추려면 뭘 해야하고
• DFT 할 때 어떤것들을 신경써야하고
• Timing exception 줄 수 있는 것들은 무엇이 있고 ...

• Spec 문서 구조 — Feature list, register map, timing diagram, interface protocol, power budget.
• 프로토콜 스펙 — AXI/AHB/APB (AMBA), PCIe, USB, MIPI, DDR/LPDDR, UCIe. 신입에게 전부 가르치진 않고, 담당 블록의 인터페이스 위주로.
• Register map — SW가 HW를 제어하는 창구. 주소, bit field, reset value, access type(RW/RO/W1C). 이걸 잘못 짜면 bring-up에서 개고생한다.

SoC 전체 구조를 이해하는 단계. 신입이 아키텍처를 직접 짜진 않지만, 자기 블록이 전체에서 어떤 역할인지 알아야 한다.

• SoC 구조 — CPU subsystem, GPU, NPU, memory controller, interconnect(NoC), peripheral.
• 메모리 계층 — L1/L2/L3 cache, SRAM, DRAM controller, HBM interface.
• Power domain & clock domain — 왜 블록마다 전압과 클럭이 다른지. DVFS, power gating, clock gating 개념.
• Performance estimation — bandwidth 계산, latency budget, bottleneck 분석. 아키텍트가 이걸로 스펙을 결정한다.

Phase 6 — RTL 설계 (2주)

Verilog/SystemVerilog로 실제 하드웨어를 기술하는 단계. 신입 교육의 핵심 중 핵심이다.

• Verilog/SystemVerilog 문법 — always_ff, always_comb, assign, interface, struct, enum. Synthesizable subset만 쓴다.
• Verilog Coding Style: 회사 coding guideline. naming convention, reset strategy (async vs sync), clock domain crossing (CDC) 처리. 이런것들이 수율에 영향을 끼친다.
• RTL 설계 실습 — FIFO, arbiter, state machine, AXI slave/master. 이런 기본 블록을 직접 짜보는 과제가 주어진다.
• Lint & CDC check — Spyglass 등으로 RTL 품질 검증. 합성 전에 잡을 수 있는 문제는 여기서 잡는다.

Phase 7 — UPF & SDC (1~2주)

Power intent와 timing constraint. 이 두 파일이 설계 품질을 결정한다.

• UPF (Unified Power Format) — power domain 정의, isolation cell, level shifter, retention register. multi-voltage design의 문법.
• SDC (Synopsys Design Constraints) — clock 정의 (create_clock), I/O delay, false path, multicycle path, generated clock. STA의 입력이 바로 이것이다.
  • 왜 중요한가 — UPF가 틀리면 칩이 전력 문제로 죽고, SDC가 틀리면 timing이 안 맞아서 칩이 동작하지 않는다. 둘 다 tape-out 직전까지 계속 수정된다.

Phase 8 — Design Kit & 비즈니스 모델 이해 (1주)

파운드리에서 제공하는 것들과, 이 산업의 돈 흐름을 이해하는 단계.

• DK & PDK (Process Design Kit) — Rule deck, standard cell library, IO library, memory compiler, tech file (.tf/.lef). 파운드리가 제공하고, 설계자가 이걸로 칩을 만든다.
• Library 종류 — HVT/SVT/LVT (threshold voltage variants)의 차이
• Corner/PVT 개념 — Process(FF/TT/SS/FS/SF), Voltage, Temperature, RC 조합, 3D-IC에서 PVT. worst case에서도 동작해야 한다는 것.
• 팹리스, 디자인서비스, EDA, IP, 파운드리 비즈니스

Phase 9 — Logic Synthesis (1주)

RTL을 gate-level netlist로 변환하는 단계. EDA 도구를 직접 돌려본다.

• Synthesis 개념 — RTL → Translation → Mapping → Optimization. area, timing, power의 3-way tradeoff.
• EDA Tool — Synopsys Design Compiler (DC), Cadence Genus. 대부분의 대기업은 DesignCompiler와 FusionCompiler를 쓴다.
• Constraint 적용 — SDC를 읽어서 timing-driven synthesis. clock uncertainty, input/output delay.
• 결과 분석 — timing report 읽기 (setup/hold slack), area report, power report. QoR(Quality of Results) 비교.

Phase 10 — Place & Route (2주)

Gate-level netlist를 실제 실리콘 위에 배치하고 배선하는 단계. Physical design의 핵심이다.

• Floorplanning — die size, macro placement, power planning (power grid, straps, rings). 이 단계가 뒤의 모든 것을 결정한다.
• Placement — standard cell 배치. congestion 관리, timing-driven placement.
• CTS (Clock Tree Synthesis) — 클럭을 모든 flip-flop에 균일하게 분배. skew, insertion delay 최소화.
• Routing — 실제 metal wire 연결. DRC-clean routing, antenna fix, via optimization.
• 도구 — Synopsys IC Compiler II (ICC2), Fusion Compiler, Cadence Innovus.

Phase 11 — Static Timing Analysis (STA) (1주)

Tape-out 전 최종 검증. 파운드리 Signoff Criteria을 만족하는지 확인한다.

• STA (Static Timing Analysis) — 파운드리가 지정하는 Timing, Power 제약조건들을 모두 충족하는가?
• Advanced node에서 STA 방법론

Phase 11 — Physical Verification (PV) (1주)

• DRC (Design Rule Check) — 파운드리의 physical rule 위반 체크. minimum width, spacing, enclosure 등.
• LVS (Layout vs Schematic) — layout에서 추출한 netlist와 원래 schematic이 일치하는지.
• ERC (Electrical Rule Check) — floating gate, antenna violation, well tap 간격 등.

그 외 — 회사마다 추가되는 것들

• Formal Verification — simulation 없이 수학적으로 RTL 등가성/속성 검증. Synopsys VC Formal, Cadence JasperGold.
• Emulation — Synopsys ZeBu, Cadence Palladium. 대규모 SoC를 tape-out 전에 full-system으로 돌려보는 것.
• IR drop / EM analysis — power integrity. 전압 강하와 electromigration 분석.
• Reliability — HCI, NBTI, TDDB. 칩 수명과 관련된 분석.
• 사내 보안 교육

현실적인 조언

위 커리큘럼은 "이상적인" 전체 그림이다. 현실에서는 이런 일이 벌어진다:

첫째, 전부 다 깊이 배우지 않는다. 배치 받은 팀의 업무에 따라 2~3개 Phase를 깊게, 나머지는 overview 수준으로 넘어간다. RTL 팀에 배치되면 특정 Phase만 한 달 이상 하고, PD 팀이면 P&R 단계에 몰입한다.

둘째, 강의실 교육은 1~3개월이면 끝나고, 이후 6개월은 실제 프로젝트에 투입되어 선배 옆에서 배운다. 이때 배우는 게 80%다. 그리고 여기서 5년동안 배우는 지식으로 10년 20년 써먹는다.

셋째, 모르는 게 정상이다. 1년차에 전체를 이해하는 사람은 없다. 3년차쯤 되면 자기 분야는 독립적으로, 인접 분야는 대화가 가능한 수준이 된다.

VLSI Korea 리소스

위 커리큘럼의 각 Phase에 해당하는 VLSI Korea 글과 외부 자료를 정리해두었다:

• VLSI Korea Learn — RTL, DV, STA, PD 4개 트랙 무료 학습 path
• Career 가이드 — 직군별 진로·채용·회사 정보
• VLSI 용어 사전 — 핵심 용어 한 줄 정의
• Career 태그 글 모음 — RTL Design 팀 가이드, DV 팀 가이드, STA Engineer 가이드, PD 팀 가이드 등