반도체 스타트업 내러티브 ② · 칩렛과 첨단 패키징
이 그룹의 공통 주장은 “트랜지스터 미세화만으로 시스템 성능을 올리기 어렵다”는 것이다. 그러나 해법은 연결 PHY, 온패키지 패브릭, 기판, 유리 소재, 미세 배선 공정, 광섬유 결합으로 갈린다. 칩렛은 작은 다이의 조합이 아니라 연결·전력·열·테스트·수율을 함께 파는 시스템 사업이다.
반도체 스타트업 투자자 지도에서 Eliyan은 Intel Capital, AMD, Samsung Catalyst Fund, Arm, Meta, Coherent가 겹치는 허브였다. Chipletz는 AMD의 실제 HBM·2.5D 제품을 만든 인력이 패키지 자체를 제품으로 바꾸려 한다. 3D Glass Solutions와 Syenta는 연결 재료와 제조 공정을 바꾼다.
칩렛 스타트업의 고객은 다이를 사는 것이 아니다. 실패 가능성이 낮은 multi-die 시스템, 즉 검증된 연결과 조립·테스트·수율의 계약을 산다.
하나의 칩렛 시장이 아니라 여섯 개의 제어 지점
| 회사 | 제어 지점 | 핵심 제안 | 상용화의 결정 변수 |
|---|---|---|---|
| Eliyan | die-to-die·die-to-memory PHY | NuLink를 표준 유기 기판에서도 고대역폭으로 구현 | 고객 ASIC 채택, 공정별 실리콘 검증, UCIe 호환성 |
| Chipletz | Smart Substrate | 인터포저 없이 기판 안에서 D2D·I/O·전력을 통합 | 대형 기판 수율, 공급망, 고객 맞춤 설계 반복성 |
| Baya Systems | 온칩·온패키지 fabric IP | 칩렛과 IP 블록 사이 데이터 이동을 구성·검증 가능한 패브릭으로 제공 | 대형 SoC의 QoS·일관성·검증 시간 |
| 3D Glass Solutions | 유리 코어·인터포저 | 저손실, 열 안정성, 대형 패널과 미세 RDL을 결합 | through-glass via 수율, 비용, OSAT 공정 호환성 |
| Syenta | 미세 배선 제조 공정 | Localized Electrochemical Manufacturing으로 패터닝과 금속 증착을 한 단계에 수행 | sub-micron 배선의 균일도·결함·대면적 생산성 |
| Teramount | 광섬유-to-chip 패키징 | 수동 정렬과 분리 가능한 광 연결을 반도체 조립 흐름에 넣음 | Molex 인수 뒤 CPO 대량 양산 적용 |
이 회사들을 한데 묶는 이유는 모두 패키지 경계를 제품 경계로 바꾸기 때문이다. 과거에는 패키지가 완성된 다이를 보호하고 PCB에 연결했다. AI 시스템에서는 패키지가 HBM, 컴퓨트, I/O, 전력, 광 연결을 조합하는 아키텍처가 됐다.
데이터로 보면: 칩렛 자본은 PHY에서 제조 공정까지 퍼진다
선별한 공개 라운드는 Eliyan의 2024년 $60 million Series B와 2026년 $50 million 전략 투자가 가장 크다. 그러나 3D Glass Solutions의 유리 패키징과 Syenta의 미세 배선 공정에도 각각 $30 million, $26 million 상당의 독립 라운드가 형성됐다. 이는 투자자가 칩렛을 인터페이스 IP 하나가 아니라 기판·소재·제조 장비까지 포함한 공급망으로 본다는 뜻이다.
제어 지점을 표시하면 이 회사들은 직접 경쟁사보다 상호 의존적인 공급망에 가깝다. Eliyan의 PHY가 있어도 Baya의 패브릭과 Chipletz의 기판, 3DGS의 유리, Syenta의 배선, Teramount의 광 결합이 자동으로 해결되지 않는다. 한 회사가 이기는 구조보다 여러 계층이 동시에 qualification을 통과해야 시장이 커지는 구조다.
내러티브 1: chiplet economics는 작은 다이에서 나오지 않는다
작은 다이는 큰 단일 다이보다 결함의 영향을 덜 받아 웨이퍼 수율을 높일 수 있다. 서로 다른 기능을 알맞은 공정 노드에 배치할 수도 있다. 그러나 die-to-die PHY 면적, 패키지 비용, KGD 테스트, 조립 수율, 전력 손실을 더하면 이점이 사라질 수 있다.
따라서 칩렛 경제성은 세 가지 합으로 판단해야 한다. 첫째는 다이 원가와 재사용성, 둘째는 패키지·테스트·재작업 원가, 셋째는 제품군 전체의 개발 기간이다. 스타트업이 “reticle limit를 넘는다”만 말하고 KGD·열·전력·RMA를 설명하지 못한다면 시스템 사업이 아니라 데모에 머물 가능성이 크다.
UCIe 3.0은 48 GT/s와 64 GT/s를 지원해 UCIe 2.0 대비 데이터 속도를 두 배로 올렸고, 최대 100 mm sideband와 runtime recalibration, 긴급 shutdown 같은 관리 기능을 추가했다. 대역폭만이 아니라 초기화·관리·장애 대응이 표준에 들어간 것은 칩렛이 실험적 연결에서 운영 가능한 시스템으로 이동하고 있다는 뜻이다.
내러티브 2: Eliyan은 고급 패키징을 피할 수 있다고 말한다
Eliyan의 NuLink-SP는 표준 유기 기판에서 UCIe·BoW 계열 die-to-die 연결을 구현하는 PHY IP다. 회사는 5nm 테스트 실리콘에서 130µm bump pitch로 40 Gbps/bump와 2.2 Tbps/mm 이상의 beachfront bandwidth를 공개했다. 이후 3nm에서 64 Gbps 링크를 테이프아웃했고, 표준·고급 패키징과 D2D·D2M·C2C를 아우르는 제품군으로 확장했다.
내러티브의 핵심은 실리콘 인터포저를 쓰지 않아도 충분한 대역폭을 얻고, 패키지 크기·수율·테스트·개발 기간을 개선할 수 있다는 것이다. 이 주장이 맞으면 고객은 연결 IP 비용을 지불하고 더 비싼 패키지와 긴 조달 일정을 줄일 수 있다.
2024년 $60 million Series B는 Samsung Catalyst Fund와 Tiger Global이 공동 주도했고, 2026년에는 AMD, Arm, Coherent, Meta와 기존 Samsung Catalyst Fund·Intel Capital에서 $50 million 전략 투자를 받았다. 투자자 구성이 CPU·메모리·광·hyperscaler를 가로지른다는 점은 NuLink가 단일 칩 제품보다 인터페이스 제어 지점을 겨냥한다는 증거다.
내러티브 3: Chipletz는 기판을 시스템으로 판다
Chipletz의 Smart Substrate는 별도 실리콘 인터포저를 제거하고 compute, HBM, I/O, security chiplet을 기판 위에서 묶는다. 회사는 더 조밀한 die-to-die 연결, 외부 I/O, 전력 무결성을 하나의 substrate product로 제시한다.
이 모델은 순수 IP와 OSAT 서비스의 중간에 있다. 고객마다 다이 크기와 HBM 수, 전력·냉각 조건이 달라 플랫폼이 쉽게 프로젝트성 엔지니어링으로 변할 수 있다. 성공하려면 반복 가능한 design rules, 검증된 소재 공급망, 테스트·수율 데이터, 여러 고객에서 재사용되는 substrate architecture가 필요하다.
팀 구성은 내러티브를 보강한다. CEO Bryan Black은 AMD의 multi-chip module과 HBM 도입을 이끌었고, 제조 리더십도 2.5D GPU·서버 제품의 양산 경험을 강조한다. 칩렛 스타트업에서 “누가 실제 대량 생산의 yield excursion을 겪어 봤는가”는 특허 수만큼 중요한 질문이다.
내러티브 4: 소재와 공정이 패키지 크기의 한계를 바꾼다
3D Glass Solutions는 유리 코어와 glass interposer를 commercial·defense용 foundry service로 제공한다. 유리는 전기 손실, 열 안정성, 치수 안정성, 대형 패널에서 장점이 있지만 through-glass via, 표면 평탄도, 미세 RDL, 취급·절단 수율을 증명해야 한다. 회사는 HPC·AI용 대형 패널, 고밀도 연결, photonics와 RF를 함께 겨냥한다.
2023년 $30 million Series C는 Walden Catalyst가 주도하고 Intel Capital·Lockheed Martin Ventures가 후속, Applied Ventures가 신규 참여했다. 상업 데이터센터, 방산, 제조 장비 자본이 한 회사에 모인 이유는 유리 패키지가 특정 AI 칩보다 여러 고주파·광·고신뢰 제품에 공통으로 쓰일 수 있기 때문이다.
Syenta는 소재가 아니라 배선을 만드는 방식을 바꾼다. LEM은 패터닝과 전기화학 증착을 국소 셀 안에서 수행해 sub-micron RDL과 1,000mm² 이상의 대형 패키지를 목표로 한다. 2026년 A$37 million Series A는 Playground Global과 호주 National Reconstruction Fund가 주도했고 Pat Gelsinger가 이사회에 합류했다. 기술 위험과 공급망 정책이 결합한 투자다.
투자자의 서로 다른 계산
| 자본 | 대표 투자 | 기대하는 수익 구조 |
|---|---|---|
| CPU·메모리 CVC | AMD, Intel, Samsung, Micron, Arm | 자사 다이의 패키지 선택지를 늘리고 HBM·I/O wall을 낮춘다. |
| 장비·공정 CVC | Applied Ventures, imec 생태계 | 새 공정이 장비·소재·서비스 수요로 이어지는지 본다. |
| 방산 CVC | Lockheed Martin Ventures | 온쇼어 제조, RF·우주 신뢰성, ITAR 공급망을 확보한다. |
| 국가·정책 자본 | 호주 NRF, 각국 반도체 보조금 | 자국에 패키징 공정과 제조 일자리를 남긴다. |
| 딥테크 VC | Walden Catalyst, Playground Global | 소재·공정 IP가 표준 제조 흐름의 제어 지점이 되는 것을 노린다. |
회사 발표를 읽는 일곱 가지 질문
- 연결 성능이 단일 lane인지 package aggregate인지 구분했는가.
- 전력 수치가 PHY만인지 clock·training·FEC·retimer까지 포함하는가.
- known good die와 repair·redundancy 전략이 있는가.
- package warpage, 열, power integrity를 실제 크기의 test vehicle에서 검증했는가.
- 공정 design rules와 EDA flow, extraction·SI/PI 모델을 고객이 사용할 수 있는가.
- 한 고객용 engineering service인지 여러 제품에 재사용 가능한 플랫폼인지 구분되는가.
- prototype panel 수율과 high-volume manufacturing 수율을 혼용하지 않는가.
숨은 해자는 verification과 test다
multi-die package는 각 die가 개별 spec을 만족해도 system이 동작하지 않을 수 있다. die-to-die link training, clock·reset sequence, coherent traffic, power state, thermal throttling, error containment을 package 전체에서 검증해야 한다. failure가 발생했을 때 어느 die·PHY·substrate가 원인인지 분리하는 observability도 필요하다.
UCIe 2.0과 3.0이 manageability, debug, test, emergency shutdown을 강화한 이유다. startup이 PHY bandwidth만 팔면 고객은 verification burden을 떠안는다. compliance test, protocol checker, die model, emulation flow, package SI extraction, production test pattern까지 묶는 공급자가 design win을 지키기 쉽다.
known good die도 경제성의 핵심이다. 값비싼 HBM과 compute die를 조립한 뒤 작은 I/O chiplet 하나 때문에 package를 버리면 yield advantage가 사라진다. pre-bond test coverage, repair lane, redundancy, binning, post-bond diagnosis가 필요하다. 공개 발표에서 이런 항목이 빠져 있다면 product maturity를 보수적으로 봐야 한다.
장기적으로 chiplet marketplace가 생기려면 electrical compliance뿐 아니라 thermal envelope, mechanical keep-out, firmware identity, security root, lifecycle ownership이 표준화돼야 한다. 표준 PHY가 있다는 것과 여러 공급자의 chiplet을 즉시 섞을 수 있다는 것은 아직 다른 단계다.
앞으로 12개월의 판별 신호
- Eliyan의 전략 투자가 2nm·3nm 고객 IP 라이선스와 NuGear chiplet 매출로 전환되는지 본다.
- Chipletz가 Smart Substrate의 고객 tapeout, OSAT 파트너, 반복 가능한 design kit을 공개하는지 본다.
- UCIe 3.0 multi-vendor compliance와 실제 KGD 교환이 등장하는지 본다.
- 3DGS가 AI·photonics에서 방산 외 반복 주문과 대량 panel 수율을 보여 주는지 본다.
- Syenta가 LEM의 sub-micron 해상도뿐 아니라 대면적 균일도와 처리량을 독립 고객 공정에서 검증하는지 본다.
이 그룹의 강세 판단을 뒤집는 신호는 hyperscaler와 CPU 업체가 계속 자체 패키지와 독점 PHY만 선택하는 경우다. UCIe가 물리층 사양에 머물고 chiplet marketplace가 생기지 않으면 독립 공급자는 고객별 커스텀 프로젝트에 갇힐 수 있다.
한국에서의 의미
한국은 HBM, 파운드리, FC-BGA, OSAT, 장비·소재 공급망을 모두 갖고 있다. 기회는 범용 칩렛 marketplace보다 HBM 인접 PHY, 대형 기판 warpage·검사, thermal interface, glass core, KGD test처럼 현재 고객이 바로 비용을 지불하는 병목에 있다.
한국 스타트업이 CXL·UCIe를 말할 때는 표준 호환 선언보다 고객 패키지에서의 SI/PI, firmware·management, RAS, 생산 test coverage를 보여 줘야 한다. 패키지를 시스템으로 본다는 것은 설계 회사가 OSAT와 장비 회사의 언어까지 말해야 한다는 뜻이다.
원문 링크
- UCIe 1.0·2.0·3.0 공식 사양 개요, UCIe 3.0 기능 설명
- Eliyan NuLink·NuGear 제품군, 5nm 첫 실리콘, 2026년 $50 million 전략 투자
- Chipletz Smart Substrate, Chipletz 경영진·양산 경험
- 3D Glass Solutions 기술·시장, 3DGS $30 million Series C
- Syenta LEM 기술, Syenta A$37 million Series A
- Molex의 Teramount 인수 완료, PhotonicPlug·PhotonicBump
- Intel Capital Silicon 포트폴리오의 Baya Systems
반도체 스타트업 내러티브 시리즈
- 1. 광 I/O 스타트업 지도: Ayar Labs·Lightmatter가 AI 데이터 이동을 다시 설계하는 법
- 2. 칩렛 스타트업 지도: Eliyan·Chipletz가 패키지를 시스템으로 바꾸는 법
- 3. AI 전력반도체 스타트업 지도: 킬로와트 프로세서 아래에서 벌어지는 경쟁
- 4. RISC-V 스타트업 지도: 개방형 ISA 위에서 SiFive·Ventana가 파는 것은 무엇인가
- 5. AI 추론 반도체 스타트업 지도: Groq·d-Matrix·한국 NPU의 서로 다른 승부
- 6. 반도체 공정 스타트업 지도: Nearfield·EUV Tech가 수율의 숨은 병목을 찾는 법
자료 기준일: 2026년 7월 28일. 회사 성능 수치는 각 공급사 공개 자료로, 동일 조건의 제3자 비교가 아니다. 필자는 Synopsys 재직자이며 공개 자료 기반 산업 분석이다. 특정 기업에 대한 투자 권유가 아니다.
