Die Shot 분석 ① Intel 80486·Sandy Bridge로 배우는 Floorplan 판독법

실리콘은 거짓말하지 않는다 · 1/3

핵심 답: Die shot 분석은 블록 이름을 많이 맞히는 게임이 아니다. 먼저 촬영층을 확인하고, 반복 구조와 경계, 외곽 I/O의 위치를 읽은 뒤, 공식 아키텍처 자료와 교차해야 floorplan의 지배적 제약을 추론할 수 있다.

• Intel 80486: hand-crafted datapath와 synthesis 기반 control의 질감 차이가 한 다이 안에 남아 있다.
• Intel Sandy Bridge: CPU, GPU, shared LLC, system agent를 한 32nm 다이에 넣으면서 물리 배치와 clock·power 분할이 아키텍처의 일부가 됐다.
• 판독 원칙: 사진에서 직접 보이는 것, 공식 자료와 결합한 PD 해석, 사진만으로 단정할 수 없는 것을 끝까지 분리한다.

좋은 die shot 분석은 기능 블록을 맞히는 일이 아니라, 설계자가 면적·배선·전력·검증 복잡도 중 어디에 비용을 지불했는지 복원하는 일이다.

1. Die Shot은 블록 이름 맞히기 게임이 아니다

Die shot은 최종 실리콘에 남은 물리적 기록이다. 제품이 허용한 면적, 아키텍트가 요구한 연결성, SRAM macro의 모양, 패키지가 강제한 I/O 방향, PD팀이 감당한 partition과 전원·클록 경계가 한 화면에 겹쳐 있다.

하지만 사진은 GDS가 아니다. placement density, routed wirelength, congestion map, IR drop, clock skew와 timing slack은 광학 이미지에 직접 나타나지 않는다.

따라서 첫 번째 판단은 “무슨 블록인가”가 아니라 “어디까지 말할 수 있는가”여야 한다. 이 글은 모든 판독을 관찰, PD 해석, 단정 금지의 세 층으로 나눈다.

관찰: 반복되는 직사각형, 대칭, macro 경계, die 외곽, 상대 면적, 촬영층에 따른 대비는 사진에서 확인할 수 있다.

PD 해석: 공식 block diagram과 제품 사양이 같은 die를 설명한다면 cache hierarchy, interconnect adjacency, package escape와 power-domain 후보를 추론할 수 있다.

단정 금지: 실제 CTS topology, routing overflow, local IR drop, active SKU의 fuse 상태, 정확한 utilization은 routed database나 별도 분석 없이 확정할 수 없다.

이 구분은 문장 표현의 문제가 아니다. 사진 한 장을 과도하게 읽으면 흥미로운 분석이 아니라 검증할 수 없는 reverse-engineering 주장이 된다.

반대로 모든 것을 “알 수 없다”고 하면 die shot의 가치도 사라진다. 핵심은 시각적 패턴이 어떤 물리 제약에서 반복적으로 생기는지 이해하고, 그 제약과 공개된 아키텍처 사이의 연결을 단계별로 설명하는 것이다.

2. 먼저 어느 층을 보고 있는지 확인한다

같은 칩도 top metal, 금속을 제거한 polysilicon, backside infrared 이미지에서 전혀 다르게 보인다. 촬영층을 모르고 색과 줄무늬부터 해석하면 첫 단계에서 방향을 잃는다.

Top-metal 사진의 굵은 수평·수직 stripe는 global power distribution, clock 또는 장거리 신호와 관련될 수 있다. 그러나 한 장의 사진에서 굵은 금속을 모두 PG strap이라고 부를 수는 없다.

금속층을 제거한 polysilicon 이미지에서는 logic와 memory array의 물리적 질감이 더 분명해질 수 있다. 대신 실제 상부 routing과 power mesh가 사라지므로, 보이는 macro 경계를 최종 배선 경계와 동일시하면 안 된다.

Backside IR은 실리콘 뒤쪽에서 내부 대비를 보는 방식이다. Package를 가공하거나 die를 분리해 backside에 optical access를 확보한 뒤 비교적 넓은 구조를 확인하는 데 유용하지만, 광학 대비가 곧 특정 cell이나 net의 기능을 뜻하지는 않는다.

SRI의 full-chip imaging 연구는 한 층을 많은 고해상도 tile로 촬영한 뒤 alignment와 stitching을 거쳐 전역 이미지 데이터베이스로 만드는 과정을 설명한다. 즉, 공개 die shot은 하나의 셔터로 찍은 사진이 아니라 여러 조각의 정합 결과일 수 있다.

이 점은 판독에 직접 영향을 준다. stitching seam, 노출 차이, 렌즈 왜곡과 delayering 편차가 실제 block boundary처럼 보일 수 있기 때문이다.

관찰: 이미지 설명에서 top metal, polysilicon, backside IR, stitched 여부를 확인한다.

PD 해석: polysilicon은 macro와 반복 단위, top metal은 global distribution의 후보, IR은 넓은 상대 구조를 읽는 데 더 적합하다.

단정 금지: 촬영층이 불명확한 이미지를 근거로 PG topology나 clock trunk를 특정하지 않는다.

실무 순서는 간단하다. 원본 파일 페이지에서 촬영 방식과 해상도를 읽고, die orientation과 crop 여부를 확인한 다음, 그 뒤에야 block 모양을 본다.

3. 반복과 경계에서 macro를 읽는다

촬영층을 확인했다면 가장 작은 반복 단위를 찾는다. SRAM, ROM, register file과 DRAM mat는 cell과 주변회로를 반복하므로 random logic보다 규칙적인 직사각형 질감을 보이는 경우가 많다.

여기서 “규칙적이다”와 “L2 cache다” 사이에는 큰 거리가 있다. memory 계열 macro라는 관찰은 가능하지만, 정확한 이름은 용량, 위치, 연결 관계와 공식 cache hierarchy가 함께 맞아야 한다.

Aspect ratio도 단서다. 긴 PHY macro, 폭이 일정한 bit-slice datapath, 넓은 SRAM bank는 설계 규칙과 port 구조 때문에 서로 다른 형태를 갖는다.

다만 모양은 기능의 증명서가 아니다. 서로 다른 기능이 같은 compiler macro를 쓰거나, 같은 기능이 공정과 설계 방법에 따라 다른 형태를 가질 수 있다.

다음은 경계다. Die 외곽에 놓인 pad와 PHY는 package ball map, bump escape, reference clock, ESD와 analog isolation의 영향을 받는다.

Wire-bond 시대에는 pad ring이 강한 시각적 법칙이었지만, flip-chip area array에서는 bump가 die 내부까지 분포할 수 있다. “모든 I/O는 edge에 있다”는 규칙을 현대 칩에 그대로 적용하면 틀린다.

대칭과 mirroring은 hierarchy 재사용의 후보를 보여준다. 비슷한 core나 cache slice가 반복되면 P&R abstract, local clocking, power strap pattern과 검증 환경도 반복되었을 가능성이 있다.

마지막으로 밋밋한 영역을 dead space라고 부르지 않는다. Decap, spare cell, density fill, analog keep-out, clock·route corridor와 상부 금속 아래의 logic은 사진에서 비어 보일 수 있다.

30초 판독 순서는 층, 반복, 경계, 외곽, 대칭, 공식 자료 대조다. 이 순서만 지켜도 이미지의 색을 기능명으로 번역하는 오류를 크게 줄일 수 있다.

4. Intel 80486: 설계 방법론이 물리적 질감으로 남았다

80486은 오래된 CPU라서 중요한 것이 아니다. 한 다이 안에서 서로 다른 설계 방법론이 다른 물리적 질감으로 남은 교육용 사례이기 때문에 중요하다.

Intel 설계자들이 정리한 CAD 역사 논문은 80486의 control path가 synthesis 기반이고 datapath가 주로 hand-crafted였다고 설명한다. 현재 삽입한 주석 이미지 기준으로는 #1 control path가 상단에, #2 datapath가 그 아래에 놓여 있다. Control 영역은 상대적으로 불규칙한 logic의 질감을 보이고, datapath 쪽은 폭이 일정한 bit-slice가 길게 반복되는 인상을 준다.

이 차이는 “수작업은 정돈되고 합성은 무질서하다”는 미학적 평가가 아니다. Datapath는 같은 bit 연산을 폭 방향으로 반복하므로 regularity를 얻기 쉽고, control은 상태와 조건에 따라 connectivity가 달라 standard-cell row와 routing channel의 흔적이 강해진다.

주석 이미지의 unified cache와 microcode ROM은 모두 array 계열이지만 모양과 주변 logic이 다르다. 규칙성을 보고 memory 후보라고 말할 수는 있어도, annotation과 architecture 문서 없이 둘을 정확히 구별하기는 어렵다.

PD 관점에서 더 중요한 것은 block boundary다. Datapath, control, FPU, cache와 memory interface는 서로 다른 aspect ratio와 pin density를 가지며, 경계를 가로지르는 control·data 신호의 수가 partition 비용을 결정한다.

오늘날처럼 hierarchical P&R, macro abstract와 feedthrough planning이 하나의 통합·자동화된 flow로 성숙하기 전에도 본질은 같았다. 어떤 기능을 하나의 물리 partition으로 묶고 어느 경계에 통신 비용을 지불할지가 wirelength와 검증 복잡도를 바꾼다.

관찰: 현재 삽입한 주석 이미지에서 #1 control path는 상단에, 긴 반복 구조의 #2 datapath는 그 아래에 놓이고, 하단에는 규칙적인 array가 보인다.

PD 해석: 공식 논문의 설계 방법론 설명과 결합하면 bit-slice datapath와 synthesis control의 물리적 차이를 읽을 수 있다.

단정 금지: 사진만으로 당시의 cell utilization, route congestion, timing critical path 또는 정확한 net 경계를 복원하지 않는다.

80486이 남기는 교훈은 명확하다. Die shot에는 회로뿐 아니라 그 회로를 만든 CAD flow와 조직의 partition 선택도 흔적으로 남는다.

5. Intel Sandy Bridge: CPU와 GPU를 한 다이에 묶은 도시

80486에서 약 20년을 건너뛰면 “CPU die”라는 말의 범위가 달라진다. Sandy Bridge는 CPU core, processor graphics, shared last-level cache, memory controller와 system agent 성격의 logic을 한 32nm die에 통합했다.

Intel의 32nm 공정 백서는 Sandy Bridge가 integrated graphics, integrated memory controller와 일부 I/O를 단일 32nm processor die에 넣는다고 설명했다. 공식 fact sheet도 새로운 32nm microarchitecture와 processor graphics 통합을 핵심으로 제시했다.

사진에서는 비슷한 CPU core 구조, 규칙적인 cache 계열 macro, 더 큰 graphics 영역, 그리고 질감이 다른 system·I/O logic이 공존한다. 80486의 기능 partition이 한 CPU 실행 흐름을 나눴다면, Sandy Bridge의 partition은 서로 다른 연산 엔진과 memory traffic을 한 도시 안에 배치한다.

Monolithic 통합은 package를 건너던 CPU와 graphics, memory traffic 일부를 on-die로 옮긴다. 평균 거리는 짧아질 수 있지만, CPU와 GPU의 서로 다른 activity map이 같은 die의 PDN과 thermal envelope에 들어온다.

이는 단순한 배선 절감 문제가 아니다. CPU core, cache slice, graphics, system agent, display·I/O는 요구 frequency와 전력 상태가 다르므로 clock domain, power gating, voltage control과 CDC 경계가 floorplan에 함께 반영돼야 한다.

Intel의 ISSCC 논문은 core, GPU, L3와 system agent를 on-die ring interconnect로 연결한다고 명시한다. 같은 논문은 core·cache slice, GPU, system agent와 I/O 영역에 독립 clock domain을 배치한 구조도 설명한다.

여기서 중요한 변화는 modularity다. Core와 cache slice, graphics, system agent는 한 die에 있지만 물리 구현과 검증에서는 반복 가능한 hierarchy로 다뤄져야 한다.

Chiplet이 등장하기 전에도 modular physical design은 이미 필요했다. Sandy Bridge는 module의 경계가 package 밖으로 나가기 전에, die 내부에서 architecture와 P&R hierarchy를 맞추는 문제를 보여준다.

6. 보이지 않는 ring은 배치 관계로 추론한다

Sandy Bridge die shot에서 ring은 굵은 원형 선으로 보이지 않는다. Ring은 논리 topology이며 실제 신호는 여러 metal layer와 router·stop logic에 분산되기 때문이다.

따라서 사진에서 찾아야 할 것은 ring 모양의 선이 아니다. Core, cache slice, graphics와 system agent가 ring agent가 되기 적합한 순서와 거리로 놓였는지, 그리고 반복 slice가 interconnect와 어떤 adjacency를 갖는지가 더 중요한 단서다.

Ring의 장점은 모든 agent를 점대점으로 직접 연결하지 않고도 shared LLC와 system agent 접근 경로를 구조화하는 데 있다. 반면 agent 수와 traffic이 늘면 stop latency, bandwidth allocation, clock·voltage crossing과 물리적 우회 비용을 함께 관리해야 한다.

사진은 이 trade-off의 결과를 측정해 주지 않는다. 실제 hop latency, ring width, arbitration, metal assignment와 congestion은 논문, datasheet 또는 구현 데이터가 필요하다.

그럼에도 floorplan은 topology가 요구한 근접성을 보여준다. Cache slice가 core와 결합되고 graphics와 system agent가 같은 fabric의 참여자가 되면, macro placement는 개별 블록의 local optimum보다 전체 traffic의 평균 거리와 반복 구현성을 우선해야 한다.

Clock과 power도 같은 방식으로 읽는다. 논문이 여러 독립 clock domain을 명시하므로 사진의 서로 다른 엔진 경계를 domain planning의 후보로 볼 수 있지만, PLL 위치나 실제 clock tree를 색만 보고 지정해서는 안 된다.

관찰: CPU core와 cache 계열 구조가 반복되고, graphics와 system logic이 서로 다른 크기와 질감으로 배치돼 있다.

PD 해석: ISSCC의 ring·clock-domain 설명과 대조하면 macro adjacency가 interconnect와 hierarchy를 지원하도록 구성됐다고 해석할 수 있다.

단정 금지: 사진 위에 임의의 원을 그려 실제 ring 배선, clock trunk 또는 power grid라고 부르지 않는다.

Sandy Bridge의 핵심은 CPU와 GPU가 같은 사진에 있다는 사실이 아니다. 서로 다른 엔진을 하나의 fabric, shared cache, PDN과 thermal budget 안에서 닫아야 했다는 점이다.

7. 현업 PD 엔지니어가 사진 앞에서 내릴 결정

Die shot 분석은 실제 sign-off를 대신하지 않는다. 대신 floorplan review에서 무엇을 먼저 질문할지 훈련하는 도구가 될 수 있다.

첫 번째 판독 작업은 사진의 층과 variant를 확인한 뒤 macro 후보를 confidence와 함께 표시하는 일이다. “L2다”보다 “규칙적인 SRAM 계열 macro이며 공개 cache hierarchy와 위치가 일치한다”가 더 강한 기술 문장이다.

두 번째 판독 작업은 architecture 문서의 hierarchy를 물리적 재사용 단위로 번역하는 일이다. Core 하나, core와 cache slice, graphics cluster 중 무엇이 placement·CTS·power planning의 단위가 되는지 묻는다.

여기서 내려야 할 첫 번째 결정은 추론의 정밀도다. 공개 사진과 사양만 있을 때는 macro class와 adjacency까지 말하고, exact net·timing·IR 주장은 보류한다.

두 번째 결정은 다음에 필요한 증거다. Exact block map이 필요하면 delayered image와 architecture diagram을 찾고, power·thermal 주장을 하려면 activity, package와 측정 자료가 추가로 필요하다.

1. 원본 페이지에서 촬영층, 해상도, stitching, die variant를 확인한다.
2. 반복, 대칭, macro 경계와 외곽 I/O를 기능명 없이 먼저 기록한다.
3. 공식 논문, datasheet와 block diagram을 같은 die인지 확인한 뒤 대조한다.
4. 관찰과 PD 해석을 분리하고 각 추론의 confidence를 적는다.
5. 사진만으로 알 수 없는 CTS, routing, IR, timing과 fuse 상태를 명시한다.

80486은 설계 방법론이 물리적 질감으로 남는다는 것을 보여줬다. Sandy Bridge는 그 판독법을 monolithic heterogeneous SoC로 확장하고, 논리 topology를 선이 아니라 배치 관계로 읽어야 한다는 점을 보여줬다.

다음 편: Die Shot 분석 ② Raptor Lake·AMD Zen 2(Matisse·Rome)·Apple M1: Die와 Package의 경계

Sources

• Gelsinger et al., “Such a CAD! Coping with the Complexity of Microprocessor Design at Intel”, IEEE Solid-State Circuits Magazine, 2010.
• Yuffe et al., “A Fully Integrated Multi-CPU, GPU and Memory Controller 32nm Processor”, ISSCC 2011.
• Intel, Introduction to Intel's 32nm Process Technology, 2010.
• Intel Sandy Bridge fact sheet, 2010.
• SRI, Fast, Full Chip Image Stitching of Nanoscale Integrated Circuits, 2019.
• Wikimedia Commons: Intel 80486 DX2 annotated die.
• Wikimedia Commons: Intel Sandy Bridge 2C-GT2 stitched die.

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